[发明专利]等离子体引入损伤测试装置及制作测试装置的方法

说明书

技术领域

本发明涉及半导体制作技术，特别涉及一种等离子体引入损伤测试装置及制作测试装置的方法。

背景技术

在半导体芯片制作过程中，等离子引入损伤(Plasma Induced Damage，PID)对半导体芯片质量及可靠性至关重要。PID可能出现在前端生产(FrontEnd Of Line，FEOL)或后端生产(Back End Of Line，BEOL)的许多制作工艺中，比如：离子注入、干法刻蚀和等离子增强型化学气相沉积(Plasma-Enhanced Chemical Vapor Deposition，PECVD)等制作工艺中，都会采用等离子体进行注入、刻蚀或沉积，进而芯片中会引入大量的等离子电荷；引入的等离子电荷可能在芯片内部聚集得越来越多，形成等离子电流。PID形成的等离子电流能够击穿芯片上某些半导体器件，使半导体器件的可靠性降低，比如：PID形成的等离子电流能够击穿MOS管的栅氧化层，降低了MOS管的可靠性，甚至使MOS管无法工作。

为了监控半导体芯片制作过程中的PID，通常在制作半导体芯片时制作用以检测PID的测试装置。图1为现有的PID测试装置的结构示意图。如图1所示，对现有的测试装置进行说明，具体如下：现有的测试装置包括第一半导体器件、第二半导体器件、在第一半导体器件上制作出的第一金属互连层104、在制作第一金属互连层104时于第二半导体器件上制作出的探针板互连层105、在制作第一金属互连层104时于每层金属层上制作用以收集等离子电荷的天线；图1中的第一半导体器件为MOS管102，第二半导体器件为二极管103。探针板互连层105的各层为探针板，其为供用以测试的探针插入的衬垫板。

在晶圆上形成浅沟槽隔离区101，用于隔离MOS管102和二极管103；以形成P型MOS场效应管为例，通过N型离子注入工艺，在半导体衬底上形成N阱，然后在晶圆表面采用沉积、刻蚀工艺依次形成栅氧化层1023和栅极1024，接着以栅极1024为掩膜进行P型离子注入，形成源极1022和漏极1021；在形成P型MOS场效应管的同时形成二极管103，所述二极管103包括N极和P极，N阱即为N极，在N阱的小区域内进行P型注入，所形成的P型区域为P极。

图1所示的测试装置中，第一金属互连层104包括n层中间金属层，2层顶层金属层和1层钝化层，且第一金属互连层104中，每层金属层还同时制作有用以收集等离子电荷的天线，且每层金属层通过层间的介质层开设的通孔连接成第一通路；在探针板互连层105中，每层探针板通过层间的介质层开设的通孔连接成第二通路。

在制作第一金属互连层104时制作探针板互连层105及天线的方法为：首先，利用化学气相沉积和光刻在MOS管102的栅极1024表面上制作与其连接的通孔，利用相同的方法在二极管103的正极上制作与其连接的通孔；其次，在与栅极1024连接的通孔和与二极管103连接的通孔上铺设第一层金属层，利用光刻去除该层的部分金属层，以形成第一金属互连层104的底层金属层、与底层金属层连接的天线1041和探针板互连层105的底层探针板1051；再次，利用化学气相沉积和光刻，在制作第一金属互连层104的每层金属层时，在该层制作探针板和天线，比如：第一金属互连层104的第二层中间金属层上制作第二天线1042和第二探针板1052；并依次在第x层中间金属层上制作第x天线1043及第x探针板1053、在第n-1层中间金属层上制作第n-1天线1044及第n-1探针板1054、在第n层中间金属层上制作第n天线1045及第n-1探针板1055、在第一顶层金属层上制作天线1046及探针板1056、在顶层金属层上制作天线1047及探针板1057、在钝化层上制作探针板1058；最后，利用光刻和化学气相沉积，在第一金属互连层104的顶层金属层和探针板互连层105的顶层探针板1057间形成金属连接线106，用以在测试MOS管102时将外加在钝化层的探针板1058的电压通过第一金属互连层104的第一通路施加于MOS管102的栅极1024，以判断MOS管102的栅氧化层1023是否被击穿。