[发明专利]一种用于静电放电的晶闸管

说明书

技术领域

本发明涉及半导体集成电路的保护电路设计领域，尤其是涉及一种用于静电放电的晶闸管。

背景技术

在集成电路芯片的制造、封装和使用过程中，都会出现ESD(Electro Static Discharge，静电放电)现象。ESD表现为瞬间的高压脉冲，这种瞬间释放的大量电荷极有可能破坏集成电路内部的功能器件。因此，通常在内部电路和外部信号源或电源之间设置一个用于静电放电的晶闸管。

目前，常用的静电保护电路中典型的放电单元晶闸管的结构如图1所示，其中左侧P⁺、N阱、右侧P阱、N⁺组成了一个晶闸管，左侧的N⁺和P⁺共同连接到阳极接线柱，右侧的N⁺和P⁺共同连接到阴极接线柱，阴影部分表示STI(Shallow Trench Isolation，浅槽隔离)。所述保护装置的等效电路如虚线部分所示，寄生PNP三极管T1’(由左侧P⁺、N阱和右侧P阱组成)的基极通过N阱寄生电阻Rnw’连接到阳极接线柱10’，以提供发射极与基极之间的压降；寄生NPN三极管T2’(由N阱、右侧P阱和N⁺组成)的基极通过P阱寄生电阻Rpw’连接到阴极接线柱20’，以提供基极与发射极之间的压降。

在阳极上出现一个ESD脉冲后，当该ESD电压高到一定程度时，N阱和P阱构成的反向p-n结被击穿，产生一个漏电流流入P阱，此电流流经所述P阱寄生电阻Rpw’并在其两端产生电压降，使得T2’的基极和发射极处于正偏，T2’开始导通。一旦T2’导通后，有电流流入T2’的集电极，此电流流经N阱寄生电阻Rnw’并在其两端同样产生电压降，使得T1’的发射极和基极正偏，因此T1’也随之导通。如此一个正反馈触发机制使得整个晶闸管结构得以导通，泄放ESD电流、消除ESD的过高电压，保护内部电路。

但是，晶闸管构成的保护装置触发电压(导通电压)，取决于N阱和P阱构成的反向p-n结发生击穿时加在阳极的电压，一般该保护装置的导通电压都高于内部电路的栅氧化层击穿电压，栅氧化层被击穿时保护装置还未导通，无法真正起到保护内部电路的作用。

发明内容

本发明解决的问题是提供一种用于静电放电的晶闸管，以降低晶闸管的触发电压，从而提供对内部电路有效的保护。

为解决上述问题，本发明提供一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道NMOS管；

所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；

所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；

所述短沟道NMOS管的漏极通过N阱的寄生电阻连接阳极接线柱，其源极连接阴极接线柱，所述短沟道NMOS管的栅长小于0.35微米。

优选的，所述短沟道NMOS管的栅长为0.13～0.2微米。

本发明还提供另一种用于静电放电的晶闸管，包括：寄生PNP管、寄生NPN管及短沟道PMOS管；

所述寄生PNP管的发射极连接阳极接线柱，其基极通过N阱的寄生电阻连接阳极接线柱；其集电极连接寄生NPN管的基极，并通过P阱的寄生电阻连接阴极接线柱；

所述寄生NPN管的发射极连接阴极接线柱，其集电极通过N阱的寄生电阻连接阳极接线柱；

所述短沟道PMOS管的漏极通过P阱的寄生电阻连接阳极接线柱，其源极连接阴极接线柱，所述短沟道PMOS管的栅长小于0.35微米。

优选的，所述短沟道PMOS管的栅长为0.13～0.2微米。

与现有技术相比，本发明具有以下优点：

本发明的用于静电放电的晶闸管，在N阱和P阱之间插入一个增强型的短沟道NMOS管或PMOS管，使得在ESD电压较低时，即可将晶闸管导通，快速泄放ESD电流、消除ESD的过高电压，有效保护内部电路；

除此之外，通过在一定范围内变化短沟道NMOS管或PMOS管的实际栅长，能够得到较低的且可以调节的晶闸管触发电压，可以满足不同静电保护电路的需求。

附图说明

图1是现有技术中一种静电保护电路中典型的放电单元晶闸管的结构示意图；

图2是本发明一种用于静电放电的晶闸管的结构示意图；

图3是对应图2中用于静电放电的晶闸管的等效电路图；