[发明专利]双镶嵌结构的制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种双镶嵌结构的制造方法。

背景技术

当今半导体器件制作技术飞速发展，半导体器件已经具有深亚微米结构，集成电路中包含巨大数量的半导体元件。在如此大规模的集成电路中，半导体元件之间的高性能、高密度的连接不仅在单个互连层中互连，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，用于连接半导体元件。特别是双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在层间介质层中形成沟槽(trench)和通孔(via)，然后用导电材料例如铜(Cu)填充所述沟槽和通孔。

双镶嵌工艺是一种同时形成金属导线和插塞(plug)的上下堆叠结构的方法，以用来连接半导体晶片中各层间的不同元件和导线，并利用其周围的介质层(inter-layer dielectrics，ILD)与其它元件相隔离。双镶嵌工艺的技术重点在于蚀刻填充金属用的沟槽的刻蚀技术，在双镶嵌工艺的前段刻蚀工艺中，目前存在两种方法制作双镶嵌结构的沟槽，第一种方法是先在介质层的上部定义出沟槽，之后利用另一抗蚀剂层定义出通孔，该方法由于沟槽的密度相当高，使得用于定义通孔的抗蚀剂层的表面不平整，严重影响了曝光显影工艺的分辨率。

另一种方法是先在介质层中定义出完全穿透所述介质层的通孔，然后利用另一抗蚀剂层定义沟槽，在涂布抗蚀剂层之前，通常会先涂布一层底部抗反射涂层(Bottom Anti-Reflective Coating，BARC)，以提高曝光显影工艺的分辨率。详细的，请参考图1A至图1G，其为现有的双镶嵌结构的制造方法的各步骤相应结构的剖面示意图。

参考图1A，首先提供半导体衬底100，其中，半导体衬底100内形成有金属布线。为简化，此处以空白结构代替。

参考图1B，在半导体衬底100上依次形成覆盖层110、介质层120以及介质抗反射层(Dielectric Anti-Reflective Coating，DARC)130。

其中，覆盖层110可用于防止半导体衬底100内的金属布线扩散到介质层120中，同时覆盖层110还可防止后续刻蚀过程中，半导体衬底100内的金属布线被刻蚀。

所述介质层120可以是由第一介质层121、刻蚀停止层122以及第二介质层123组成的堆叠结构。

所述介质抗反射层130的材质是氮氧化硅，其厚度为1000～其可起到抗反射的作用，以提高后续进行的曝光显影工艺的分辨率。

参考图1C，在介质抗反射层130上形成具有通孔图形的抗蚀剂层140，并以具有通孔图形的抗蚀剂层140为掩膜，刻蚀介质抗反射层130以及介质层120形成通孔120a，所述通孔120a暴露出覆盖层110。

参考图1D，去除图1C中示出的具有通孔图形的抗蚀剂层140，暴露出介质抗反射层130的表面。

参考图1E，并结合图1C，在通孔120a内以及介质抗反射层130上形成填充层150。

参考图1F，并结合图1C，去除介质抗反射层130上的填充层150，同时去除通孔120a内的部分填充层150，而在通孔120a内保留一部分的填充层150。其中，通孔120a内保留的填充层150的厚度应保证在后续进行的刻蚀过程中，覆盖层110不会被刻蚀穿。

参考图1G，在介质抗反射层130上形成底部抗反射涂层160，所述底部抗反射涂层160填充图1C所示的通孔120a。其中，底部抗反射涂层160用以在后续进行的光刻过程中抗反射，以提高光刻分辨率，其还可阻挡介质抗反射层130中的氮原子与后续形成的抗蚀剂材料接触。

参考图1H，并结合图1C，在底部抗反射涂层160上形成具有沟槽图形的抗蚀剂层170，并以所述具有沟槽图形的抗蚀剂层170为掩膜，刻蚀底部抗反射涂层160、介质抗反射层130以及部分介质层120形成沟槽120b，所述沟槽120b的位置与通孔120a的位置对应，并与所述通孔120a连通。

然而，在实际生产中发现，由于在上述步骤中，需要同时刻蚀底部抗反射涂层160、介质抗反射层130以及介质层120，而所述各个膜层的刻蚀速率不同，其中底部抗反射涂层160的刻蚀速率比介质抗反射层130的刻蚀速率低很多，因此，底部抗反射涂层160会填入到介质抗反射层130的表面并生成附着物，这种附着物会阻碍对介质抗反射层130和介质层120的刻蚀，进而在沟槽120b内形成栅栏缺陷(fence defect)151，影响了沟槽120b的尺寸和轮廓。