[发明专利]一种可控硅整流器静电防护器件

说明书

技术领域

本发明属于半导体静电保护技术领域，具体涉及一种可控硅整流器静电防护器件。

背景技术

静电防护一直是困扰集成电路版图设计的一大难题，为此已有无数的静电防护器件结合相关的工艺、版图结构设计出来以保证集成电路在实际使用中不会受到静电放电(Electrostatic Discharge，ESD)的破坏。但是集成电路(Integrated Circuit，IC)也因为这些电路和结构的存在而使芯片本身的面积增大，流片成本提高。所以在如何使集成电路具备高抗静电能力的同时最大程度地降低集成电路成本也是所有人关注的问题。

我们通常使用的场氧化层N型金属氧化物半导体(N-channel MetalOxide Semiconductor，NMOS)晶体管保护结构如图1所示，用此结构做ESD保护时还需加一个二级的薄栅NMOS保护管，100是P-衬底，102是做在衬底上的P阱注入区，104是二级薄栅NMOS保护管的栅区，106是作为栅的场氧化层及其上覆盖的金属层，108所代表的N+注入区实际是一个N+的电阻。此结构占用的版图面积较小，但抗ESD能力不高，通常在人体放电模式(Human body model，HBM)测试中只能达到4000V左右；而目前用的较多的寄生可控硅整流器(Silicon Controlled Rectifier，SCR)结构如图2所示，100是P-衬底，102和110分别是做在衬底上的P阱注入区和N阱注入区。寄生SCR在正偏和反偏时的工作电压都很低，使得它可以在瞬间释放大部分的静电电流，且所需版图面积非常小，在HBM测试中可以抗8000V，但是寄生SCR需要有一个触发电压，如果此触发电压过高，则寄生SCR未工作之前ESD电压已对IC内部电路造成损伤。

发明内容

本发明要解决的技术问题是提供一种可控硅整流器静电防护器件，可以在保证不增加电路版图面积的同时大大地增加电路输入输出口的抗静电能力。

为解决上述技术问题，本发明提供了一种可控硅整流器静电防护器件，包括P型衬底10，在所述P型衬底10上包括有N阱注入区32和P阱注入区30；所述N阱注入区32内包括有第一N+注入区16和第一P+注入区18；所述P阱注入区30内包括有第三N+注入区26、第四N+注入区22和第二P+注入区28，所述第三N+注入区26和第四N+注入区22之间的P阱注入区30表面覆盖有场氧化层及覆盖场氧化层上的导电层24。

所述覆盖场氧化层上的导电层可以采用金属或多晶硅。

上述可控硅整流器静电防护器件应用于集成电路中，其具体线路连接关系如下：

N阱注入区32中的第一N+注入区16、第一P+注入区18、P阱注入区30中的第三N+注入区26和场氧化层上的导电层连接到压焊点PAD；P阱注入区30中的第四N+注入区22和第二P+注入区28连接到地VSS。

可选的，所述可控硅整流器静电防护器件还包括第二N+注入区20，设置于所述N阱注入区32和P阱注入区30连接处，并跨接在所述N阱注入区32和P阱注入区30之间。对应的可控硅整流器静电防护器件线路连接关系为：所述第二N+注入区20连接到第三N+注入区26。

可选的，所述第三N+注入区26、第四N+注入区22其中之一接地。所述N阱注入区32靠近所述接地的N+注入区。

可选的，在所述第三N+注入区(26)加入一N阱注入区40。

本发明提供的可控硅整流器静电防护器件，结合了传统的SCR静电防护特性和场氧化层NMOS管静电防护特性。既可以解决因栅氧化层引起的电路的耐压能力低的问题，同时解决了SCR的高触发电压所导致的静电破坏内部电路的问题。从而在不需要增加额外的工艺流程的前提下可以以较小的面积、高效的防静电能力对集成电路输入输出口进行ESD保护。

附图说明

图1是现有技术的场氧化层NMOS管及其二级薄栅NMOS管剖面结构示意图；

图2是现有技术的寄生SCR剖面结构示意图；

图3是本发明的一种实施例的剖面结构示意图；

图4是图3所示器件的俯视图；

图5是本发明的另一种实施例的剖面结构示意图；

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式作进一步的详细描述。

本实施例的SCR静电防护器件包括N阱注入区32及其内的第一P+注入区18、第一N+注入区16，P阱注入区30及其内的第三N+注入区26、第四N+注入区22、第二P+注入区28。