[发明专利]一种基于DDS的高精度任意波形发生器

说明书

所属领域

本发明属于电子技术领域，特别是属于电子仪器设计领域。

背景技术

随着数字信号处理技术的飞速发展，高精度大动态范围D/A转换器的出现和广泛应用，基于取样技术和计算技术，通过数字方法来生成频率和相位相对固定且可调的合成技术^[1]，即直接数字频率合成(DDS)技术日益成熟，它采用全数字化结构，具有频率分辨率高、相对带宽宽、频率转换速度快、相位噪声低、信号纯度高等优点。因此，本发明采用DDS技术来设计任意波形发生器。

本发明完成了任意波形发生器的设计，完成了系统硬件电路的设计及软件编程，经测试，本系统可产生50Hz～200KHz频带内的正弦波、方波、锯齿波、三角波、高斯白噪声等常用信号，该信号发生器具有频率分辨率高，频率转换速度快，信号纯度高、产生信号种类多等优点，可广泛应用于通信系统、自动控制系统、仪器仪表、电子对抗及遥控遥测等领域。

发明内容

DDS工作原理是比较简单的，直接数字频率合成(DDS)技术是一种以采样定理为基础的全数字化波形产生方法。DDS频率合成器主要由相位累加器、波形数据存储器、D/A转换器和低通滤波器组成[2]，其原理框图如图1所示，在一个系统时钟周期内，相位累加器将前一次的累加值与频率控制字相加，得到新的累加值，将新的累加值作为地址，从波形数据存储器中读取信号的幅度值，送入D/A转换器将数字信号转换为模拟信号，最后再经低通滤波器生成需要波形[3]。其中波形数据存储器中存储了周期信号单个周期的幅度值，相位累加器每溢出一次，可从波形数据存储器中读取一个周期的信号幅度值，因此，若假设频率控制字为K，相位累加器为N位，则经过个系统时钟周期，可产生一个周期的输出信号，再设系统时钟频率为f_sclk，则输出信号频率

本发明根据DDS的工作原理设计了的系统总体框图，如图2所示，其中上位机软件由LabWindows软件编写，用于控制信号的产生；下位机以FPGA作为核心控制器件，主要用于接收上位机发送的控制命令和信号参数，并控制下位机系统产生对应波形。下位机系统主要分为FPGA控制单元、波形存储单元、波形产生单元。波形存储单元主要包括FLASH和SRAM，FLASH用于存储各种波形数据，波形产生时，FPGA先将要产生的波形数据从FLASH读入SRAM，再利用相位累加器的累加值从SRAM中读取波形数据。波形产生单元主要完成波形数据的产生，首先将SRAM读出的波形幅度数据送入D/A转换器，产生信号的阶梯序列波，再通过低通滤波器和功率放大电路产生输出信号。

附图说明

图1DDS原理结构框图：1.相位累加器  2.频率控制字  3.系统时钟  4.波形数据存储器  5.D/A转换器  6.低通滤波器  7.信号输出

图2系统总体框图  1.上位机软件控制界面  2.RAM  3.FPGA  4.FLASH5.D/A转换器  6.低通滤波器  7.功率放大  8.输出

图3FLASH连接电路

图4FLASH数据存储形式1.正弦波  2.三角波  3.矩形波  4.锯齿波  5.噪声波6.用户自定义1  7.用户自定义2  8.用户自定义3  9.用户自定义4

图5AD768连接电路

图6下位机与上位机通信模块

图7接收数据处理模块

图8FLASH控制模块

图9波形产生控制模块

图10系统产生的5V、200KHz正弦信号

图11波形存储时RAM中数据存储形式

具体实施方式

本发明系统硬件设计上，FLASH连接电路图3所示，FLASH采用美国飞索半导体公司的S29AL032D[4]，其容量为4M×8bit，它用于存储各种波形的幅度信息，其存储形式如图4所示，由图可知，地址区间0x000000～0x01FFFF存储正弦波幅度值，地址区间0x020000～0x03FFFF存储三角波数据，地址区间0x040000～0x05FFFF存储锯齿波数据，地址区间0x060000～0x07FFFF存储白噪声数据，地址区间0x080000～0x0FFFFF为四个用户自定义区，存储四种用户需产生的周期波形数据。

RAM采用美国芯成半导体公司的IS61LV25616AL-10T[5]，其容量为256K×16bit，主要用于存储上位机发送的控制命令及波形产生时信号的幅度值，其存储形式比较简单。地址区间0x00000～0x1FFFF存储上位机发送给下位机的控制命令和数据参数，地址区间0x20000～0x2FFFF存储系统要产生信号的波形幅度值。