[发明专利]防止闩锁的电路

说明书

技术领域

本发明涉及集成电路设计，特别涉及一种防止闩锁(Latch-up)的电路。

背景技术

闩锁效应，又称寄生可控硅整流器(SCR，Silicon Controlled Rectifier)效应或寄生PNPN效应。在整体硅的CMOS晶体管下，不同极性掺杂的区域间都会构成PN结，而两个靠近的反方向的PN结就构成了一个双极结型晶体三极管(BJT，Bipolar Junction Transistor)。因此，CMOS晶体管的下面会构成多个三极管，这些三极管自身就可能构成一个电路，这就是MOS晶体管的寄生三极管效应。如果电路偶尔出现了能够使三极管导通的条件，例如过压、大电流、电离辐射(ionizing radiation)等，这个寄生电路就会极大的影响电路的正常运作，使包含有CMOS器件的核心电路(core circuit)承受比正常工作大得多的电流，可能会使电路迅速的烧毁。闩锁状态下，在工作电源(VDD)与接地电源(GND或VSS)之间形成短路，造成瞬间大电流和电压瞬间降低。

闩锁效应在大线宽的工艺上作用并不明显，而线宽越小，寄生三极管的反应电压越低，闩锁效应的影响就越明显。因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的CMOS集成电路更容易受到闩锁效应的影响而损坏。

现有技术中，一种版图级(Layout)的防止闩锁的方法如图1所示，在PMOS晶体管和NMOS晶体管间加P⁺保护环(guard-rings)G11和N⁺保护环G12，这种方法会增加阱接触(well contacts)，并且增大PMOS晶体管和NMOS晶体管间的布局面积。还有一种工艺级的防止闩锁的方法如图2，采用绝缘体上硅(SOI，Silicon on Insulator)技术，其是在硅衬底S1和器件层L1之间引入一层埋氧化层(Buried Oxide)B1，这种方法会增加工艺的复杂度。

发明内容

本发明解决的问题是提供一种防止闩锁的电路，以防止CMOS集成电路受到闩锁效应的影响而损坏。

为解决上述问题，本发明实施例提供一种防止闩锁的电路，包括：第一比较器、第二比较器、异或门、偶数级串联的反相器和第一开关晶体管，其中，

所述第一比较器在核心电路的电压(接工作电压的一端)小于预定电压时输出低电平，反之输出高电平，所述第二比较器在核心电路的电压小于核心电路正常工作时的最低电压时输出低电平，反之输出高电平；或者，

所述第一比较器在核心电路的电压小于预定电压时输出高电平，反之输出低电平，所述第二比较器在核心电路的电压小于核心电路正常工作时的最低电压时输出高电平，反之输出高电平；

所述异或门的两个输入端分别连接所述第一比较器和第二比较器的输出端，所述异或门的输出端连接所述偶数级串联的反相器的输入端，

所述第一开关晶体管，栅极连接所述偶数级串联的反相器的输出端，源极连接工作电源，漏极连接核心电路接工作电压的一端。

上述技术方案提供了一种电路级的防止闩锁的方法，通过比较器检测CMOS集成电路(核心电路)的电压，当检测到的电压低于正常工作时的最低电压且高于预定电压(即瞬间降低)时关闭连接在工作电源和CMOS集成电路之间的开关晶体管，即关闭工作电源至CMOS集成电路的通路，以此切断CMOS集成电路的电流路径，这样大电流就不会流入CMOS集成电路，从而防止了CMOS集成电路受到闩锁效应引起的大电流影响而损坏。

与现有的版图级的防止闩锁的方法相比，上述技术方案的电路结构简单，占据的布局面积较小，同时也不会增加阱接触；与现有的工艺级的防止闩锁的方法相比，上述技术方案也不会增加工艺的复杂度。

附图说明

图1是现有的一种布局级防止闩锁的结构示意图；

图2是现有的一种工艺级防止闩锁的结构示意图；

图3是本发明防止闩锁的电路的一种实施方式示意图；

图4是本发明防止闩锁的电路的另一种实施方式示意图；

图5是本发明防止闩锁的电路的一个实施例示意图；

图6是本发明防止闩锁的电路的放电单元的一个实施例示意图；

图7是本发明防止闩锁的电路的放电单元的另一个实施例示意图；

图8是本发明防止闩锁的电路的另一个实施例示意图。

具体实施方式