[发明专利]带MOS电容的增益单元eDRAM单元、存储器及制备方法

说明书

技术领域

本发明属于动态随机存储器(DRAM)技术领域，具体涉及一种嵌入式动态随机存储器(eDRAM)技术，尤其涉及一种带MOS电容的、能与MOS工艺集成制造的增益单元eDRAM(GainCell eDRAM)单元、存储器及制备方法。

背景技术

存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的特点。

但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管自身的寄生电容来等效代替DRAM中电容的思想。

请参阅图1，图1所示为现有技术的增益单元eDRAM单元结构示意图。该eDRAM是由Intel公司在美国专利US7120072中提出的，如图1所示，该Gain Cell eDRAM 100包括写MOS晶体管101、读MOS晶体管102、写字线(Write Word Line，WWL)105、读字线(ReadWord Line，RWL)106、写位线(Write Bit Line，WBL)107、读位线(Read Bit Line，RBL)108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，MN点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表具体说明其操作过程：

(1)写操作(Write)：写“0”时，RWL、RBL置0电位，读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电位为0。写“1”时，RWL、RBL置0电位，读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置1V，从而等效寄生电容104充电，存储节点103电位为高电位。

(2)数据保持时(Hold)：RWL、RBL置0电位，读MOS晶体管102不工作，WWL置1V，写MOS晶体管101关断，存储节点103的电位不受外界影响。

(3)读操作(Read)：读“0”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电，由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，此时读MOS晶体管102关断，RWL不会通过读MOS晶体管对RBL充电，RBL维持0V电位，从而可以读出数据“1”。

图1所示的Gain Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于等效寄生电容104为写MOS晶体管101的有源区寄生电容或者读MOS晶体管102的栅电容、或者为写MOS晶体管101的有源区寄生电容和读MOS晶体管102的栅电容的组合，等效寄生电容104的电容值相对较小。等效寄生电容104存储的电荷保持时间反映了该增益单元eDRAM单元的数据保持特性，电荷保持时间越长，所需刷新的频率就越低。通常情况下，该增益单元eDRAM单元的等效寄生电容104所存储电荷的漏电途径主要有三种：第一是通过写MOS晶体管101的亚阈值漏电；第二是通过存储节点103处的PN结漏电；第三是通过写MOS晶体管101和读MOS晶体管102的栅氧层的漏电。

图1所示的增益单元eDRAM单元由于等效寄生电容相对较小，在漏电的情况下，数据保持时间太短，特别是在在65nm下采用标准逻辑工艺只有10us的数据保持时间，从而存储器刷新频率高、功耗增大。