[发明专利]集成电路电感及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，更具体的，本发明涉及集成电路电感及其制作方法。

背景技术

集成电路即IC技术的不断进步，集成在同一芯片上的元器件数量已从最初的几十几百个进化到现在的数以百万计。目前IC的性能和复杂度远非当初所能想象。为了达到复杂度和电路密度的要求(即：集成到确定区域内的器件数量)，最小的特征尺寸，也就是公知的器件的“几何线宽”随着工艺技术的革新而越来越小。如今，半导体器件的最小线宽已经小于0.25微米。

不断增加的电路密度不仅提高了IC的性能和复杂程度，同时还给客户带来更低成本的部件。一套集成电路生产设备可能要花费几亿甚至几十亿美元。而每个生产设备的产率是一定的，硅片上的IC数量也是确定的，因此，通过减小IC上每个器件的特征尺寸，就可以在同一硅片上制作出更多的器件，从而提高了整个产线的产量。但是，制作小尺寸器件是一件非常具有挑战性的工作，因为IC制造的每一工艺都有工艺极限，而且，每个制程只适用于确定的特征尺寸。

一直以来，集成电路的制造都是由专门的代工厂完成的，无生产线的芯片公司负责设计集成电路。集成电路通过掩模版完成图形转移并进行制造。诸如中芯国际之类的芯片代工厂就提供代工服务。尽管这种合作关系一直稳步发展，但制作工艺仍有很多技术限制。

随着半导体器件的特征尺寸缩小到纳米级别，制作技术已趋于工艺极限，高性能集成电路已经进一步整合了模拟电路及混合信号电路。而日益发展的无线通信技术还要求将无源器件也集成到半导体芯片内部，其中包括广泛应用于射频电路的电感。众所周知，对于射频电路设计来说，电感性能的好坏至关重要。图1(a)是现有集成电路电感的俯视示意图。如图1(a)所示，集成电路电感包括螺旋线140、引线130与导线插塞135。所述螺旋线140与引线130在不同的平面上，通过导线插塞135电连接。图1(b)是现有集成电路电感的剖面结构示意图。如图1(b)所示，集成电路电感位于半导体衬底110上的介电层120之上；引线130位于介电层120中，所述引线130通过导线插塞135与介电层120上的螺旋线140相连；在螺旋线140上形成有钝化层150。对于电感而言，品质因子是衡量性能的重要指标。现有技术中，由于传导损失、衬底损失和辐射损失等原因，集成在芯片上的电感很难获得较高的品质因子，其中，影响最大的是由电感与半导体衬底间寄生电容引起的衬底损失。

专利号为ZL01130793.5的中国专利公开了一种硅基单面加工悬浮结构微机械电感的制作方法，所述方法通过阳极氧化工艺在电感下方形成多孔硅作为牺牲层材料，之后移除多孔硅以形成悬浮的电感结构，所述微机械电感的制作方法减小了电感与衬底之间的寄生电容。但是，所述方法需要额外的电化学设备来制作多孔硅结构，同时，工艺步骤复杂，与现有集成电路制作工艺的兼容性差。

综上，需要一种改进的集成电路电感制作方法，减小集成电路电感与半导体衬底间寄生电容引起的衬底损失。

发明内容

本发明解决的问题是提供了一种与CMOS工艺兼容的集成电路电感制作方法，减小了集成电路电感与半导体衬底间的衬底损失，获得了较高品质因子的集成电路电感。

为解决上述问题，本发明提供了一种集成电路电感的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成介电层，所述介电层中形成有牺牲层，所述牺牲层厚度小于介电层的厚度；在介电层上形成集成电路电感，所述集成电路电感位置与牺牲层位置相对应；移除所述牺牲层，形成介电层空腔。

可选的，所述牺牲层材料为金属材料。

可选的，所述牺牲层厚度为0.5至2微米。

可选的，所述牺牲层的形状与集成电路电感的螺旋线的形状相对应，所述牺牲层的宽度为集成电路电感的螺旋线宽度的1.1至1.5倍。

可选的，所述集成电路电感螺旋线底部与牺牲层顶部的距离为2至6微米。

可选的，所述牺牲层的边缘及中心区域形成有槽孔。

可选的，移除牺牲层工艺包括：移除牺牲层工艺包括：干法刻蚀介电层，在牺牲层的边缘及中心区域上的介电层中形成槽孔，所述槽孔暴露出下层的牺牲层，湿法腐蚀牺牲层以形成介电层空腔。

本发明还提供了一种集成电路电感，包括：半导体衬底；半导体衬底上的介电层，所述介电层中形成有介电层空腔，介电层空腔深度小于介电层厚度；介电层上形成有集成电路电感，所述集成电路电感的位置与介电层空腔位置相对应。

可选的，所述介电层空腔高度为0.5至2微米。