[发明专利]芯片测温方法和测温装置

说明书

技术领域

本发明涉及可靠性测试领域，特别涉及芯片测温方法和测温装置。

背景技术

目前，在半导体器件的后段(back-end-of-line，BEOL)工艺中，制作半导体芯片时，半导体有源区层和栅极层形成之后，需要在栅极层之上形成金属互连层，每层金属互连层包括金属互连线和层间介质层(Inter-layerdielectric，ILD)。以铜工艺为例，需要对上述层间介质层制造沟槽(trench)和连接孔，然后在上述沟槽和连接孔内沉积金属铜，沉积的金属铜即为金属互连线。图1为铜工艺芯片内各层分布图，由下而上包括：半导体衬底上的有源区层101；位于半导体衬底之上，且处于有源区的源漏极之间的栅极层102；三层金属互连层，依次为底层金属互连层103、中间金属互连层104和顶层金属互连层105。其实，金属互连层的层数根据芯片功能的需要可以具体设置，在先进的工艺中，金属互连层的层数已经达到8～10层。ILD包括刻蚀终止层，例如氮化硅层，还包括形成在刻蚀终止层上的绝缘材料层，传统上绝缘材料层采用介电常数约为4的氧化硅层，较大的介电常数从而使铜互连线间的寄生电容增加，因此会导致信号延迟或功耗增加的缺陷。为了克服该缺陷，ILD的绝缘材料层改为低介电常数(Low-K)材料层，例如含有硅、氧、碳、氢元素的类似氧化物(Oxide)的黑钻石(black diamond，BD)或者掺有氟离子的硅玻璃(FSG)等。此类Low-K材料层的介电常数一般都小于3，但是此类Low-K材料层的热导性差，难于散热。对于越来越复杂的芯片，金属互连层的数量随之增加，更加凸显了Low-K材料层的热导性差的缺陷，由于有源区层101主要为发热源，位于芯片底部，温度自下而上呈梯度分布，使得每层金属互连层以及有源区层和栅极层实际上各自具有不同的温度。

可靠性测试是芯片在大批量生产前的芯片验证阶段需要通过的测试，一般为加速测试(accelerated test)，能够检测芯片的使用寿命是否符合设计要求。具体作法是将芯片置于高温和高压(所述高温和高压都高于芯片的正常工作温度和电压)的模拟环境中，以在短时间内模拟出芯片在正常工作条件下的使用寿命。芯片在正常工作时的使用寿命(TTF1)与在加速测试时的寿命(TTF2)的比值，称为加速因子(acceleration factor)。根据加速测试条件下的芯片寿命和加速因子可以得到芯片正常工作条件下的使用寿命。经研究表明，芯片的寿命随芯片上器件的温度升高成指数下降的趋势，也就是说芯片的寿命与芯片温度密切相关，芯片温度越高，芯片寿命越短。TTF1=AeEaKT1,]]>TTF2=AeEaKT2,]]>其中，K是波尔兹曼常数；A是跟材料特性等相关的常数；Ea是激活能，一般通过实验得到；T1为芯片在正常工作条件下的温度；T2为芯片在加速测试时的温度。因此是跟芯片在正常工作条件下的温度和加速测试时的温度密切相关的，如果不能准确测量芯片内的温度，则不能准确得到加速因子，也就不能准确推算出芯片在正常工作条件下的使用寿命。原本使用寿命符合要求的芯片设计或生厂工艺，可能由于不准确的芯片温度测量被误判断不合格而无法进入批量生产阶段，造成巨大的经济损失，这是所不希望发生的问题，所以说芯片内温度的准确测量就显得尤为重要。而现有技术中并未意识到上述每层温度的差别，所以认为芯片每层温度相同，将芯片作为整体得到的温度去计算使用寿命，这是不准确的。芯片内各层实际上具有不同的温度，现有技术还不能得到芯片内各层的准确温度。

发明内容

有鉴于此，本发明解决的技术问题是：准确获得加电情况下芯片内各层的温度。

为解决上述技术问题，本发明的技术方案具体是这样实现的：