[发明专利]使用窄禁带宽度材料源极的隧穿晶体管及其制造方法

说明书

技术领域

本发明属于微电子技术领域，具体涉及一种晶体管，特别涉及一种使用窄禁带宽度材料作为源极的隧穿场效应晶体管(TFET)。

背景技术

近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半导体芯片集成度的不断增加，MOS晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。

如今的集成电路器件技术已经处于50nm左右，MOS管的源漏极间漏电流随沟道长度的缩小迅速上升。在30nm以下，有必要使用新的器件以获得较小的漏电流，降低芯片功耗。解决上述问题的方案之一就是采用TFET结构。TFET晶体管是一种漏电流非常小的晶体管，可以进一步缩小电路的尺寸、降低电压，大大降低芯片的功耗。可是尽管TFET可以缩小到20纳米，但是其漏电流也在随器件缩小而上升。普通的TFET的驱动电流较MOSFET低3-4个数量级，因此需要提高其驱动电流，以提高集成TFET的芯片的性能。目前面临的问题是在提高TFET的驱动电流的同时往往会导致TFET的漏电流上升，这样就会影响半导体器件的性能。

发明内容

本发明的目的在于提出一种TFET晶体管结构，该TFET晶体管的驱动电流得到提升并且其漏电流也得到减小。

本发明提供的一种TFET晶体管结构，该TFET晶体管源极采用窄禁带宽度材料(如SiGe)，并且，该TFET晶体管采用U形沟道。

本发明提供的一种TFET晶体管结构的制造方法，其特征是，该方法包括下列步骤：

提供一个集成电路衬底；

在所述衬底上注入离子进行n型掺杂；

利用光刻技术和刻蚀技术形成该器件的U形沟道结构；

依次淀积形成氧化硅介质层和高K材料介质层；

形成该器件的栅结构；

刻蚀部分高K介质层、氧化硅介质层和集成电路衬底；

选择性地生长窄禁带宽度材料；

注入离子进行p型掺杂；

进行接触和金属布线。

本发明提出的源极为窄禁带宽度的凹陷沟道TFET晶体管结构，因为采用了窄禁带宽度材料，该TFET的驱动电流得到提升，同时，因为采用较长的U形沟道，该TFET的漏电流得到抑制。因此，本发明提出的TFET在驱动电流得到提高的同时漏电流也得到减小。

本发明还提供一种集成电路芯片，该芯片至少有一个半导体器件为上述隧穿场效应晶体管结构。

附图说明

图1为在提供的集成电路衬底。

图2为在提供的衬底上淀积光阻层，并刻蚀部分光阻层后进行n⁺离子注入。

图3为去除光阻层后淀积硬掩膜层和新的光阻层，并开一个U形的开口。

图4为去除新的光阻层和硬掩膜层后，依次淀积氧化物介质层、高K介质层、金属层、多晶硅层和光阻层。

图5为刻蚀光阻层、多晶硅层和金属层。

图6去除光阻层后淀积间隔层和光阻层。

图7为对光阻层、间隔层和集成电路衬底进行刻蚀，并去除光阻层。

图8为进行p⁺离子注入并刻蚀并对间隔层、高K介质层和氧化硅介质层进行刻蚀。

图9为对器件进行连线。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明：

步骤1：请参照图1，提供一个集成电路衬底，所示10为硅衬底中轻掺杂的n型离子区域；11为硅衬底中轻掺杂的p型或n型离子区域，或者为氧化物；12为硅衬底中轻掺杂的n阱或p阱，或者为氧化物。

步骤2：请参照图2，在提供的集成电路衬底上淀积一层薄膜201比如光阻层，然后刻蚀部分薄膜201，再进行离子注入，301为该离子注入后形成的n⁺掺杂区域。

步骤3：请参照图3，去除掉薄膜201后淀积新的薄膜202和薄膜203，然后如图样所示形成开口301，薄膜202为硬掩膜层比如氮化硅，薄膜203为光阻层。

步骤4：请参照图4，去除薄膜202和薄膜203后，淀积形成新的薄膜204、薄膜205、薄膜206、薄膜207和薄膜208，薄膜204为氧化物层，薄膜205为高K介质层，薄膜206为金属层，薄膜207为为多晶硅或者无定形硅，薄膜208为光阻层。

步骤5：请参照图5，依图样对薄膜208、薄膜207和薄膜206进行刻蚀。