[发明专利]一种基于垂直栅SOI CMOS器件的超结结构及其制作方法

说明书

技术领域

本发明属于微电子与固体电子技术领域，涉及一种基于垂直栅SOI CMOS器 件的超结结构及其制作方法。

背景技术

SOI(Silicon-On-Insulator)集成技术由于具有隔离性能好、漏电流小、速 度快、功耗低和抗辐照等优点，被誉为二十一世纪的集成技术，并被广泛应用于 高性能HVIC和PIC中。

但是由于SOI材料的介质隔离，制作在厚膜SOI衬底上MOS器件上下Si-SiO₂界面处的耗尽层没有接触，在它们中间存在一中性体区，这一中性体区使得硅体 处于电学浮空状态，产生了两个明显的二级寄生效应，一个是″翘曲效应″，即 Kink效应；另一个是器件源漏之间形成的基极开路NPN寄生晶体管效应。这种 由于体区处于悬浮状态，电势被抬高，使得碰撞电离产生的电荷无法被迅速移走 的现象叫作浮体效应。SOI CMOS器件特有的浮体效应不仅会降低器件增益，降 低源漏击穿电压，引起单管闩锁，带来较大的泄漏电流，导致功耗增加，还会引 起电路工作的不稳定，带来噪声过冲，对器件和电路性能的影响很大。

SOI CMOS器件中的浮体效应，可以通过一种具有垂直栅结构SOI CMOS器件 抑制甚至消除，即将传统结构PMOS和NMOS翻倒，从侧部露出其体区，达到将P MOS和NMOS的体区与埋氧层分离的目的，这样一旦开孔引出体电极便可将体区 电势箝位，更为方便的是，可以根据实际需要选择接地或接源极，这样就几乎完 全消除了SOI CMOS器件中的浮体效应，大大拓展了SOI CMOS器件的优越性。

超结结构则是在MOS管的沟道区和漏区加入一段浓度较低的漂移区，起到分 担源漏电压、提高整个器件击穿电压的作用，该漂移区通过交错的pn柱区能够 尽可能将整个漂移区完全耗尽，这样整个漂移区pn结及其它关键位置处的电场 分布得以减小并且平坦化，能够最大限度提高漂移区抗击穿能力的。

本实施例在垂直栅SOI CMOS器件的基础上，通过引入超结技术，不仅能够 消除SOI CMOS器件的浮体效应，还能够在只使用1块掩膜板的条件下实现传统 情况下需要2块掩膜板的漂移区pn柱区，降低了工艺复杂性。它将单一掺杂类 型的漂移区改造成pn柱区交错的漂移区，尽可能使漂移区在达到击穿电压时全 耗尽，优化了漂移区的电场分布，在消除了SOI CMOS器件浮体效应、提高了器 件击穿电压的前提下，大大提升了垂直栅SOI CMOS器件超结结构的整体电学性 能，并减少了版图简化了工艺。

发明内容

本发明所要解决的技术问题是：提供一种基于垂直栅SOI CMOS器件的超结 结构及一种基于垂直栅SOI CMOS器件的超结结构的制作方法。

为解决上述技术问题，本发明采用如下技术方案。

一种基于垂直栅SOI CMOS器件的超结结构，包括SOI衬底，以及生长在SOI 衬底上的栅区、源区、沟道区、漂移区、漏区，所述沟道区和漏区之间设有pn 柱区上下排列的漂移区，且漂移区中居于下方的柱区与漏区掺杂类型一致。

作为本发明的一种优选方案，所述SOI衬底包括由下至上生长的硅衬底层， 埋层氧化层，单晶硅顶层。

作为本发明的另一种优选方案，所述源区分为NMOS源区和PMOS源区，所述 沟道区分为NMOS沟道区和PMOS沟道区，所述漂移区分为NMOS漂移区和PMOS 漂移区，所述漏区分为NMOS漏区和PMOS漏区；NMOS沟道区和PMOS沟道区之间 生长有共用的垂直栅区，垂直栅区与NMOS沟道区之间生长有NMOS栅氧化层，垂 直栅区与PMOS沟道区之间生长有PMOS栅氧化层。

作为本发明的再一种优选方案，所述垂直栅区、源区、沟道区、漂移区、漏 区，与硅衬底层之间隔离有埋层氧化层；所述垂直栅区、NMOS栅氧化层和PMOS 栅氧化层均向下延伸至埋层氧化层。

作为本发明的再一种优选方案，所述NMOS源区引出有NMOS源极，NMOS漏 区引出有NMOS漏极，NMOS沟道区引出有NMOS体电极；所述PMOS源区引出有PMOS 源极，PMOS漏区引出有PMOS漏极，PMOS沟道区引出有PMOS体电极；垂直栅区 引出有栅极。

作为本发明的再一种优选方案，所述垂直栅区与NMOS沟道区、PMOS沟道区 垂直对准。

一种用于高压的SOI LDMOS器件超结结构的制作方法，包括以下步骤：