[发明专利]用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法

说明书

技术领域

本发明属于微电子与固体电子技术领域，涉及一种半导体器件，尤其涉及一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。

背景技术

CMOS为了较低的功率和较高的速度而采用绝缘体上硅(Silicon OnInsulator，SOI)衬底。为了提高器件的可靠性，电路的设计与应用必须考虑静电放电(Electrostatic Discharge，ESD)保护问题。半导体集成电路通常采用二极管组成的电阻ESD电路作为输入/输出的保护元件，但是为了避免外部ESD事件的额外电流流入内部电路造成内部元件的击穿，通常在内部电路和外部输入/输出端之间设置MOS型ESD保护结构。SOI工艺中的ESD实效机制与体硅CMOS工艺所观察到的有着明显的区别。衬底用隐埋氧化层(BOX)与半导体器件进行物理隔离。BOX区的存在极大地改变了ESD实效模式和机制。

SOI MOS型ESD保护结构已经提出。最初结构的ESD保护器件与本征器件制作于同一有源区，这种结构的不足在于：在ESD事件中，泄露电流会抬高本征器件有源区的电势，加强本征SOI MOS器件的浮体效应，影响本征SOI MOS器件的输出特性。另一种结构是把ESD保护器件与本征MOS器件用浅沟槽隔离(STI)工艺隔离开，这种结构的不足在于：在ESD事件中，由于BOX与STI包围的ESD保护器件耗散能力低，ESD保护器件容易被泄露电流产生的热量击穿。

为了获得足够的ESD强度的ESD保护器件，通常有两种途径：一种是增大ESD保护元件或者是增加ESD保护元件数量，这种方法不利在于保护电路和芯片区域的增加；另一种方法是部分移除SOI衬底的半导体顶层硅膜以及对应的隐埋氧化层，在暴露的SOI衬底体区制作ESD保护结构，这种方法的不足在于暴露的SOI衬底体区制作保护结构对后续工艺有影响。

发明内容

本发明所要解决的技术问题是：提供一种用于绝缘体上硅技术的MOS型ESD保护结构及其制作方法。

为解决上述技术问题，本发明采用如下技术方案。

一种ESD保护结构，其包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。

一种用于绝缘体上硅技术的MOS型ESD保护结构，所述保护结构包括ESD保护结构，所述ESD保护结构包括直接连接SOI衬底体区的外延硅层；外延硅层的两侧为侧氧隔离墙，所述侧氧隔离墙用以划分ESD保护结构与本征有源结构；外延硅层的顶部左右两端分别为ESD保护结构的源漏区；外延硅层的顶部中心位置处向上生长有ESD保护结构的多晶硅栅；ESD保护结构的多晶硅栅与外延硅层之间夹有ESD保护结构的二氧化硅栅介质；ESD保护结构的多晶硅栅与ESD保护结构的二氧化硅栅介质的两侧设有侧氧隔离墙。

作为本发明的一种优选方案，所述保护结构还包括SOI衬底，所述SOI衬底由下到上分别为SOI衬底体区，SOI衬底隐埋氧化层，顶层硅膜。

作为本发明的另一种优选方案，所述保护结构还包括本征SOI MOS结构，所述本征SOI MOS结构通过侧氧隔离墙与所述ESD保护结构分隔；所述本征SOI MOS结构包括：分别设于顶层硅膜的顶部左右两端的本征SOI MOS结构的源漏区；生长于顶层硅膜的顶部中心位置处上方的本征SOI MOS结构的多晶硅栅；夹于本征SOI MOS结构的多晶硅栅与顶层硅膜之间的本征SOI MOS结构的二氧化硅栅介质；生长于本征SOI MOS结构的多晶硅栅与本征SOI MOS结构的二氧化硅栅介质的两侧的侧氧隔离墙。

作为本发明的再一种优选方案，所述本征SOI MOS结构的顶层硅膜左侧连接侧氧隔离墙，右侧连接浅沟槽隔离墙。

一种ESD保护结构的制作方法，包括以下步骤：

步骤一，由下到上依次生长SOI衬底体区，SOI衬底隐埋氧化层，顶层硅膜构成SOI衬底；在SOI衬底上热氧化生成一层二氧化硅缓冲层；

步骤二，在二氧化硅缓冲层上沉积一层氮化硅层；

步骤三，利用一道光刻工艺开口ESD保护单元区域，所述ESD保护单元区域从氮化硅层深入到SOI衬底隐埋氧化层；

步骤四，制作侧氧隔离墙，用以划分ESD保护单元和本征有源结构；