[发明专利]在表面起伏的衬底上形成小尺寸图形的工艺方法

说明书

技术领域

本发明属于半导体器件的工艺集成方法，尤其涉及一种在表面起伏的衬底上形成小尺寸图形的工艺方法。

背景技术

在半导体设计中，如何缩小器件的面积达到高的集成度是非常重要的，通常器件的面积由工艺能力制约。如图1所示，对于一个常见的CMOS(互补金属氧化物半导体)器件，其面积主要由前道工艺如栅极、有源区的大小、阱到有源区的间隔距离a、源漏区的大小b，和后道工艺如接触孔的大小、接触孔到有源区的距离、布线的尺寸和间隔距离等决定。其中后道工艺都有平坦化工艺(如CMP(化学机械抛光))因此衬底基本上是平的，或者在大马士革工艺中也有平坦化的工艺如BARC的填充工艺等。且后道工艺主要进行器件的连接，决定的是总面积的大小，而单个器件的面积主要取决于前道工艺。而在前道工艺中，主要有两个步骤会形成高低起伏的衬底，且需要在此种衬底上形成图形。第一次是在有源区形成后进行的一系列注入掺杂工艺，尤其是在STI(浅槽隔离)形成以前的对衬底的注入(比如埋层连线层，高耐压区的注入或某些特殊的阱注入)主要影响的是这些层次到有源区的距离。第二次是在栅形成以后的一系列注入掺杂工艺，如源漏区的注入。而对于其他如有双层栅或栅电容的器件，或Bipolar(双极)工艺，带有高低起伏的衬底更加常见。

而光刻工艺最难的就是在高低起伏的衬底上形成图形，主要有几个方面制约：第一，随着图形尺寸的缩小，光刻工艺的DOF(聚焦深度)越来越小，因此对平坦度的要求越来越高，在0.18um以下工艺中，使用BARC(Bottom Anti-Reflective Coating，底部抗反射涂层)进行平坦化是标准工艺，甚至需要多层BARC进行平坦化，如果衬底高低起伏越大，DOF就损失越大，无法形成图形。第二，高低起伏的衬底漫反射非常大，对于小尺寸图形，图形对比度本来就很低，再加上漫反射，无法形成图形。第三，高低起伏的衬底会形成涂胶的非均匀性，在高的和低的地方，光刻胶厚度会有很大差异，由于干涉效应，无法控制不同衬底上的CD(尺寸)。第四，高低起伏的衬底会形成显影的非均匀性，在靠近高起的图形边缘，由于表面张力的原因，图形边缘部分的光刻胶很难被显影液去除。由于以上这些原因，基本无法在高低起伏的衬底上形成小尺寸图形。因此以0.13um工艺为例，阱到有源区的距离和源漏区的大小都在0.3um以上，远远大于栅和有源区的设计尺寸，且在设计尺寸缩小时，这些尺寸受到工艺能力限制通常无法缩小。而且逻辑器件可以做到65，45nm，但是对于具有大的高低起伏的衬底的工艺如Bipolar-CMOS(双极互补金属氧化物半导体)工艺，只能做到0.18～0.13um。采用现有的工艺形成的设计图形如图2所示。

发明内容

本发明要解决的技术问题是提供一种在表面起伏的衬底上形成小尺寸图形的工艺方法，可以避免光刻工艺在高低起伏的衬底层上的工艺窗口损失，同时提高了图形的分辨率及形貌控制能力。

为解决上述技术问题，本发明提供一种在表面起伏的衬底上形成小尺寸图形的工艺方法，包括如下步骤：

(1)在表面起伏的衬底上全面沉积一层可被湿法刻蚀去除的材料作为赝层；

(2)使用各向异性的刻蚀工艺刻蚀赝层形成侧墙；

(3)使用不溶解于湿法刻蚀工艺的光刻胶进行光刻形成图形；

(4)使用湿法刻蚀工艺去除残留的赝层材料，在表面起伏的衬底上形成小尺寸图形。

和现有技术相比，本发明具有以下有益效果：本发明的一种在表面起伏的衬底上形成小尺寸图形的工艺方法，采用可以被湿法刻蚀去除的材料在高低起伏的衬底层上形成覆盖的赝层产生图形占位，然后用可应用于湿法刻蚀的光刻胶形成图形，然后通过湿法刻蚀去除赝层产生小尺寸的图形。采用此方法，可以避免光刻工艺在高低起伏的衬底层上的工艺窗口损失，同时图形由赝层产生，极大提高了图形的分辨率及形貌控制能力，使表面起伏的衬底上形成小尺寸图形成为可能。

附图说明

图1是现有的CMOS版图，其中，a表示阱到有源区的间隔距离，b表示源漏区的大小；

图2是采用现有工艺形成的设计图形与断面示意图，图2a是现有的设计图形的断面图，图2b是现有的设计图形的示意图；

图3是本发明的工艺流程示意图，其中，1为赝层，2为侧墙。

图4是现有工艺与本发明工艺形成的设计图形的断面对比示意图，图4a是现有的设计图形的断面图，图4b是本发明的设计图形的断面图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细的说明。

如图3所示，本发明一种在表面起伏的衬底上形成小尺寸图形的工艺方法，其工艺步骤为：