[发明专利]利用金属并联的多层堆叠电感

说明书

技术领域

本发明涉及微电子领域，具体是一种采用堆叠结构的叠层电感。

背景技术

目前，在集成电路中包含了大量的无源器件，片上电感就是其中十分重要的一种，片上电感是射频CMOS/BiCMOS集成电路的重要元件之一。在通常的无线产品中，电感元件对总的射频性能有很重要的影响。因此对这些电感元件的设计和分析也得到了广泛的研究。电感作为射频电路的核心部件，它通常可以影响到整个电路的整体性能。目前，高品质因数的片上电感广泛应用在压控振荡器，低噪声放大器等射频电路模块中。叠层的片上电感在很大程度减少了芯片面积，降低了生产成本。

上面所述的电感器件的电感品质因数Q值是衡量电感器件的主要参数。其是指电感器在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感器的Q值越高，其损耗越小，效率越高。

如图1所示，传统的叠层电感，上层金属与下层金属各用一层金属。由于下层金属的电阻率相对上层金属较大，存在较大的寄生电阻。尽管在同样面积下实现单层电感两倍以上的电感值，但是其品质因数较低，不能很好地满足电路设计的需要。

发明内容

本发明所要解决的技术问题是提供一种利用金属并联的多层堆叠电感，其实现小型化大感值的叠层电感，并保持了较高的品质因数。

为解决以上技术问题，本发明提供了一种利用金属并联的多层堆叠电感；其为多层结构，包括：上下至少三层金属线圈，所述金属线圈图形开槽部分对齐；所述除顶层金属线圈以外的其他下层金属线圈由多层金属层叠连接而成；所述多层金属线圈之间用条状通孔互连。

本发明的有益效果在于：增加了同样面积下的电感值，并且通过叠加下层金属增加其有效厚度的方法有效地保持了较高的电感品质因数。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是现有叠层电感的立体图；

图2是本发明实施例所述叠层电感的立体图；

图3是现有叠层电感通过软件仿真得到的本质因数Q值随频率变化的示意图；

图4是本发明实施例所述叠层电感通过软件仿真得到的本质因数Q值随频率变化的示意图；

图5是本发明实施例所述两层金属合并的叠层电感的剖面示意图；

图6是本发明实施例所述三层金属合并的叠层电感的剖面示意图。

具体实施方式

本发明所述的一种利用金属并联的多层堆叠电感；其为多层结构，包括：上下至少三层金属线圈，所述金属线圈图形开槽部分对齐；所述除顶层金属线圈以外的其他下层金属线圈由多层金属层叠连接而成；所述多层金属线圈之间用条状通孔互连。

更详细的，本发明所述的利用金属并联的多层堆叠电感，从图2可以看出，上下两层电感的金属的宽度一致，从图2的立体图中可以看出，本发明所述结构上下三层金属线圈，所述金属线圈图形开槽部分对齐；所述除顶层金属线圈以外的其他下层金属线圈由多层金属层叠连接而成；所述多层金属线圈之间通过条状通孔互连，所述电感从一个电感端口开始，第一层金属线圈绕一圈后通过层间通孔连接到第二层金属，在第二层金属线圈上螺线绕到最里端，后通过层间通孔连接到另一层金属线圈；另一层金属线圈再螺线绕致最外端。中心抽头从走线长度的1/2处通过另一层金属引出。

本发明利用多层金属的互感来达到相同面积下单层电感两倍以上的电感值，并通过叠加顶层金属以下的多层金属来增加叠层电感下层的等效厚度，从而降低寄生电阻值。

由于电感的品质因数可以由以下公式来推导：

Q≈wLRs]]>(公式一)

Q表示品质因数，w表示频率，L表示某一频率下的电感值，Rs表示某一频率下的电阻值。本发明所述的多层的叠层电感有效地利用了各层金属的互感，在很大程度地提高了总的电感值。同时，通过叠加两层金属以增加金属等效厚度的结构可以尽量减少ΔRs(增加的寄生电阻)。

该结构不仅限于两层金属叠加，在其它具有更多金属层次的工艺中，叠加多层金属作为电感下层图形的情况均适用。