[发明专利]分数-N锁相装置与方法

说明书

技术领域

本发明是关于锁相回路，特别是关于具有相位噪声消除功能的分数-N锁相回路(digital fractional-N phase lock loop)。 

背景技术

一般数字锁相回路(Digital Phase Lock Loop，Digital PLL)接收具有第一频率的参考时钟，且相应地产生具有第二频率的输出时钟。其中，输出时钟是相位锁定(Phase-locked)于参考时钟的相位，且输出时钟的第二频率高于第一频率N倍。如图1A所示，典型的数字锁相回路100A包含有时间至数字转换器(Time-to-digital converter，TDC)110、数字回路滤波器(Digital loop filter)120、数字控制振荡器DCO(digitally controlledoscillator)130、以及除N电路(divide-by-Ncircuit)140A。时间至数字转换器(TDC)110用以测量具有第一频率的参考时钟REF与具有第三频率的反馈时钟FB间的时间差值，且相应地产生表示该时间差值的一时间差值信号TD。回路滤波器120用以滤波该时间差值信号TD(可为数字信号)，且产生句柄C。数字控制振荡器130依据句柄产生具有第二频率的输出时钟OUT。除N电路140A将具有第二频率的输出时钟OUT除以一除数值(divisor)N，以产生具有第三频率的反馈时钟FB。需注意，该第二频率(即输出时钟OUT的频率，且同时为数字控制振荡器130的振荡频率)是由句柄C的数值所控制。一实施例，输出时钟OUT的频率(即第二频率，亦为数字控制振荡器130的振荡频率)是依据句柄的数值增加(减少)而增加(减少)。而由于除N电路140A的除N功能，该第二频率的频率将高于第三频率N倍。当句柄C太小(太大)时，第二频率亦会太低(太高)；且相应地，第三频率亦会太低(太高)。依此方式，反馈时钟FB将会太慢(太快)，且因此落后(超前)参考时钟REF。结果，导致时间差值信号TD为正值(负值)，此正值(负值)表示参考时钟REF与反馈时钟FB的时间差值。须注意，数字回路滤波器120通常包含有积分功能。由于数字回路滤波器120的积分功能，时间差值信号TD为正值(负值)时，将使句柄 C增加(减少)。于此闭回路(closed-loop)的方式，句柄C被调整(即增加或减少)可使反馈时钟FB的时序(timing)(即频率或相位)能够追踪(track)参考时钟REF的时序。于稳态下，句柄C是稳定下来(settle)而为适当的数值，且时间差值信号TD的平均值(mean value)必须为零(zero)，否则句柄C将会因为数字回路滤波器120的积分功能而失效(blow up)，且无法稳定下来。因此，于稳态下，第三频率必须等于第一频率。结果，由于除N电路140A的处理使第二频率高于第三频率N倍，所以第二频率必须高于第一频率N倍。 

图1A数字锁相回路100A的除N电路140A可便利地使用除N计数器(例如将N设为整数(integer))实现。然而，因为计数器的除数须要为整数，但若N不为整数，则直接使用具有固定除数的计数器来实现将无法正常运作。若要实现用来处理非整数N(non-integer N)的除N功能，须假设N＝N_int+α，其中N_int为整数，α为0～1之间的分数(fractional number)，且须要可任意设定(shuffle)计数器的除数值。一实施例，除数值可任意设定N_int与(N_int+1)；只要(N_int+1)除数值的可能性(probability)为α、与N_int除数值可能性为(1-α)，有效的除数值将等于N_int+α。已知技术中，三角积分调制器(delta-sigmamodulator)常用于动态设定该除数值。