[发明专利]组相联方式的高速缓存装置、高速缓存方法及处理器系统

说明书

本申请是以2008年10月20日提交的日本专利申请No.2008-269939 的优先权为基础的，并且要求享受该优先权，前一个申请的全部内容在此 给出作为参考。

技术领域

本发明涉及组相联方式的高速缓存装置、组相联方式的高速缓存方法 及处理器系统。

背景技术

以往，在组相联方式的高速缓冲存储器中，在逻辑上具有和路(way) 数相同的组的标签存储器和数据存储器。若存在对高速缓存的存取，则以 按路数分割高速缓存整体容量所得的容量的量的地址位为边界，将MSB侧 作为标签、将LSB侧作为索引，来分解地址。根据按存取单位分割索引所 得的值，对标签存储器、数据存储器进行查找，比较来自标签存储器的输 出和根据存取过的地址所生成的标签，如果一致，则为高速缓存命中。进 而，还通过根据标签一致的路的编号选择来自数据存储器的输出，来获得 与作为目标的地址对应的数据。(例如，参照柴山洁著的“コンピュ一タ ア一キテクチヤ”ォ一ム社出版，平成9年3月20日p.292，以及、 David.A.Patterson and John L.Hennessy著“Computer Organization and Design-The Hardware/Software interface-second edition”(1998 Morgan Kaufmann：ISBN 1-55860-428-6)p.574 Figure 7.19)。

但是，采用该方法，只能把按路数分割来自数据存储器的输出位数所 得的位数的量作为数据来使用。

例如，在从处理器输出的地址为32位、整体的容量为256k字节、高 速缓存的数据存取宽度为128位(16字节)、高速缓存行大小为128字节 (1024位)、4路组相联构成的高速缓存中，每一路的高速缓存容量为256k 字节/4路＝64k字节。

也就是说，由于具有16位的地址空间，因而标签存储器的标签位数为 32位-16位＝16位。另外，索引的位数因为每一路的高速缓存的地址空间 为64千字节(16位)、高速缓存行大小为128字节(地址空间为7位)， 所以成为16位-7位＝9位。

另一方面，数据存储器由于数据的存取单位为16位(地址空间为4位)， 因而成为16位-4位＝12位。

为了方便，高速缓存状态成为下述构成：被分割成标签存储器和具有 相同地址的状态(state)存储器，将数据存储器的地址分割为与标签存储 器的索引相当的9位和高速缓存行之中的块偏移(block offset)的3位。

这里，各数据存储器虽然具有128位宽的数据端口，若按4路的量进 行了合计就是输出512位的读出数据，但是因为读出数据的输出要按来自 标签存储器的路编号来选择，所以只能利用128位。也就是说，因为从各 数据存储器输出的读出数据是与各个地址对应的数据，所以存在4组的数 据存储器输出最多只能利用1组这样的问题。

发明内容

根据本发明的一个方式，可以提供一种组相联方式的高速缓存装置， 在由多路构成的组相联方式的高速缓存装置中，具有：标签存储器，存储 有地址的作为预定的高位的位的标签；标签比较器，比较请求地址之中的 标签和存储在上述标签存储器中的上述标签；以及数据存储器，将由上述 标签比较器进行比较而得到的路信息加入到地址的一部分中。

附图说明

图1是表示本发明的第1实施方式所涉及的处理器系统的构成的框图。

图2是说明高速缓冲存储器12的构成所用的构成图。

图3是说明地址映射所用的说明图。

图4是说明数据存储器的指令译码器的构成所用的说明图。

图5是说明数据存储器的存取流程的流程例所用的流程图。

图6是说明本发明的第2实施方式所涉及的高速缓冲存储器的构成所 用的构成图。

具体实施方式

下面，参照附图，对于本发明的实施方式进行详细说明。

(第1实施方式)

首先，根据图1，对于本发明的第1实施方式所涉及的处理器系统的 构成进行说明。图1是表示本发明的第1实施方式所涉及的处理器系统的 构成的构成图。