[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，特别是，涉及高耐压晶体管的半导体装置及其制造方法。

背景技术

以往，已知一种采用了LOCOS(硅的局部氧化)偏置法的高耐压MOS晶体管。下面，参照图9A～9E说明这种高耐压MOS晶体管的制造方法。

如图9A所示，在N型硅基板21或形成N阱的硅基板21的表面上热氧化形成焊盘氧化膜22，利用减压CVD法在焊盘氧化膜22上形成氮化硅膜23。

然后，如图9B所示，利用蚀刻，经由规定的光刻工序等除去应该在元件分离区域的部分氮化硅膜23以及形成偏置漏极区域的P型漂移层的部分氮化硅膜23。然后，用光刻抗蚀膜(未图示)覆盖应该形成偏置漏极区域的部分以外的部分，将该光刻抗蚀膜和氮化硅膜23作为掩膜，离子注入P型杂质，形成构成偏置漏极区域的比较低浓度的P型层24a。

然后，如图9C所示，将氮化硅膜23作为掩膜，进行热氧化以及热扩散，在硅基板21的表面上形成膜厚为500nm左右的元件分离用的氧化膜25，此外，还形成作为偏置漏极区域的P型漂移层24b。之后，蚀刻除去氮化硅膜23等。

接下来，如图9D所示，将氧化膜25作为掩膜，向硅基板21中离子注入用于阈值电压调整的N型杂质26，之后，在硅基板21的表面上形成栅极氧化膜27。接着，用CVD法堆叠多晶硅膜，经由规定的光刻工序等，形成由多晶硅膜构成的栅电极28。

接着，如图9E所示，将栅电极28、氧化膜25作为掩膜，通过杂质的离子注入，形成高浓度的P型源极层29和P型漏极层30。由此完成了P型漂移层24b和P型源极层29之间构成沟道区31的高耐压MOS晶体管32。

在现有例的高耐压MOS晶体管32中，为了使与沟道区31相接的P型漂移层24b侧端部中的电场强度缓和并提高漏极耐压的高可靠性，必须降低作为偏置漏极区域的P型漂移层24b的杂质浓度并扩展耗尽层。

另一方面，高耐压MOS晶体管的电流驱动能力必须很高，作为偏置漏极区域的P型漂移层24b的杂质浓度必须高，电流通路的电阻必须低。即，现有例的高耐压MOS晶体管32中，高耐压特性和高电流驱动能力性存在平衡关系，要使两特性中任何一个最佳都是很困难的。

发明内容

因此，本发明的目的是对于高性能的高耐压晶体管的市场需求，提供一种漏极耐压高、电流驱动能力高的高耐压晶体管。

本发明的半导体装置包括：第一导电型的半导体层；在所述半导体层的表面上形成的元件分离绝缘膜；与所述元件分离绝缘膜的一端相邻并在所述半导体层的表面上形成的第一导电型主体层；与所述元件分离绝缘膜的另一端相邻并在所述半导体层的表面上形成的第二导电型漏极层；在所述主体层的表面上形成的第二导电型源极层；在所述主体层上形成的栅极绝缘膜；从所述元件分离绝缘膜上经由所述栅极绝缘膜延伸到所述主体层上的栅电极；和从所述漏极层的下方扩展到所述源极层下部的所述主体层下方的所述半导体层中的漂移层。所述漂移层在所述漏极层的正下方的深度比在所述元件分离绝缘膜的下方的深度浅，并且从所述元件分离绝缘膜的下方起越接近所述主体层越变浅，并与所述主体层的底部连接。

此外，本发明的半导体装置的制造方法包括：在第一导电型半导体层的表面选择性地导入第二导电型杂质的工序；通过选择氧化导入了所述杂质的区域，形成元件分离绝缘膜，并且使所述杂质扩散，形成第二导电型漂移层的工序；以所述元件分离绝缘膜为基准，形成与所述元件分离绝缘膜的一端相邻的第一导电型主体层的工序；在所述主体层上形成栅极绝缘膜的工序；形成栅电极的工序，该栅电极从所述元件分离绝缘膜上经由所述栅极绝缘膜延伸到所述主体层上；和在所述主体层的表面上形成第二导电型源极层，并且形成与所述元件分离绝缘膜的另一端相邻的第二导电型漏极层的工序。所述漂移层按照如下方式扩散：从所述漏极层的下方向所述源极层下部的所述主体层的下方的所述半导体层中扩展，并且在所述漏极层的正下方的深度比在所述元件分离绝缘膜的下方的深度浅，另外，从所述元件分离绝缘膜的下方起越接近所述主体层越变浅。

附图说明

图1是表示根据本发明实施方式的半导体装置的平面图。

图2是沿着图1的半导体装置的A-A线截取的剖面图。

图3是表示根据本发明的半导体装置及其制造方法的剖面图。

图4是表示根据本发明的半导体装置及其制造方法的剖面图。

图5是表示根据本发明的半导体装置及其制造方法的剖面图。

图6是表示根据本发明的半导体装置及其制造方法的剖面图。