[发明专利]合成期间的拥塞优化

说明书

技术领域

本发明一般地涉及电子设计自动化。更具体而言，本发明涉及用于在逻辑设计阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞(routing congestion)的技术和系统。 

背景技术

在电路设计的网表上执行布线操作是可能耗费若干天完成的昂贵工艺。更糟糕的是，不能总是确保布线操作成功。在一些情形中，标准单元布线不成功，因为微芯片的区域没有足够的布线资源来对该区域中存在的信号互连进行布线。该情形通常称为布线拥塞。 

通常通过使用单元布置算法来缓和布线拥塞以弥补布线操作，并且从电路设计的网表中产生优化的物理实现。该布置算法试图将标准单元散布在其中算法认为将发生拥塞的物理实现区域中。然而，仍然存在其中布置算法无法解决物理实现上的每个拥塞问题的许多情况。 

发明内容

本发明的一个实施例提供一种包括方法与设备的系统，其可以在逻辑设计阶段期间优化电路设计以减少在布置和布线阶段期间的布线拥塞。逻辑合成阶段优化电路设计并且生成电路网表，该电路网表包括一组电路实例并描述实例之间的大量互连。在逻辑合成阶段之后执行布置和布线阶段，以针对网表的电路实例确定物理布置和针对网表的互连确定布线路径。 

在逻辑合成阶段期间，系统识别电路设计中的第一电路结构，该第一电路结构预期会造成在布置和布线阶段期间的布线拥塞。该 第一电路结构包括在第一组信号源和第一组信号负载之间的第一组互连，其中述第一组互连在第一电路结构中造成第一数量的交叉，且其中第一数量的交叉预期会造成在布置和布线阶段期间的布线拥塞。 

接着，系统生成第二电路结构，该第二电路结构在功能上与第一电路结构等同，并且不会造成在布置和布线阶段期间的布线拥塞。该第二电路结构包括在第二组信号源和第二组信号负载之间的第二组互连，其中第二组互连在第二电路结构中造成第二数量的交叉，该第二数量的交叉上大大少于第一数量的交叉。 

然后，系统用第二电路结构代替电路设计中的第一电路结构，由此大大减少电路设计中的交叉，这又减少在布置和布线阶段期间的布线拥塞。 

在一些实施例中，系统通过确定第一电路结构是否实现一组积和表达式来识别电路设计中的第一电路结构。该组积和表达式与一组公共的M个最小项相关联，且相应积和表达式是最多M个最小项的逻辑和(disjunction)。此外，为了生成第二电路结构，系统针对该组M个最小项来确定排序，并针对相应积和表达式生成最小项表。该最小项表包括与相应积和表达式相关联的该组最小项。接着，系统将最小项表划分成P个表分区，使得第一分区的最小项与第二分区不相交，且系统针对相应表分区生成积和电路结构。接着，系统针对相应积和表达式生成布尔或(OR)逻辑结构，以组合来自P个表分区的积和电路结构的输出。 

在一些实施例中，系统通过确定第一电路结构是否包括用于一个或更多个信号源的至少M个信号负载，来识别电路设计中的第一电路结构。此外，为了生成第二电路结构，系统选择与M个信号负载相关联的l级逻辑，并通过对所选择的逻辑执行最小切割划分，将所选择的逻辑划分成最多P个分区。然后，针对相应信号源，系统将相应分区的输入信号耦合到对应缓冲器的输出，并将该对应缓冲器的输入耦合到相应信号源。在这些实施例的一些变形中，系统可 以将相应缓冲器的输入耦合到对应输入缓冲器的输出，并将该对应输入缓冲器的输入耦合到对应的信号源。 

在一些实施例中，系统通过确定第一电路结构是否实现只读存储器(ROM)电路结构来识别电路设计中的第一电路结构。此外，为了生成第二电路结构，系统将ROM电路结构划分成最多P＝2^k个分区。ROM电路结构具有M位的地址输入，且相应分区具有M-k位的地址输入。然后，系统将相应分区的输出信号耦合到P路复用器的对应入口，使得P路复用器具有k位的选择输入。 

在一些实施例中，系统通过确定第一电路结构是否是复用器电路结构来识别电路设计中的第一电路结构。复用器具有最多N＝2^M个输入信号源，且具有M位的选择输入。此外，为了生成第二电路结构，系统将复用器电路结构划分成最多P＝2^k个分区，使得相应分区具有M-k位的选择输入。然后，系统将相应分区的输出信号耦合到P路复用器的对应入口，使得P路复用器具有k位的选择输入。