[发明专利]周期信号平衡电路与芯片布局时平衡周期信号的方法

说明书

技术领域

本发明涉及一种在电路设计布局中使周期信号(clock signal)同步的电路及方法，更明确地说，涉及一种在电路设计布局中控制同一数据流中的存储元件皆能接收到同步的周期信号以避免造成准备时间错误(setup time error)与维持时间错误(hold time error)而产生数据错误的电路及方法。

背景技术

数字电路设计人员于设计数字电路时，通常假设所设计的数字电路中的周期信号皆为同步。然而，在实际上将所设计的数字电路进行芯片布局时，计算机辅助设计人员需考量从周期信号源经由周期信号树(clock tree)所产生的周期信号到达各元件的路径所需的时间以及这些路径的阻抗，以平衡各元件所接收到的周期信号，意即各元件所接收到的周期信号皆为同步。如此一来，计算机辅助设计人员在设计周期信号的走线(routing)时，便需考虑每个周期信号树的分枝的路径所需的时间与阻抗是否足够相近以避免元件接收到有相位差的周期信号而产生准备时间错误(setup time error)与维持时间错误(hold time error)，而产生数据错误的情况。

在先前技术中，有需多方法可以平衡周期信号树的分枝，举例来说，如Steiner tree。然而上述方法皆是将所有的周期信号树的分枝考虑进来以让所有周期信号树的分枝皆为同步。这些作法虽然可以平衡周期信号树的分枝，然而对于属于不同数据流(data-flow)的元件来说，由于这些元件属于不同数据流，即使所接收的周期信号不同步，也不会造成数据错误的情况。因此先前技术的作法反而是一种过度考虑(overkill)的方法，不但增加走线的成本，亦会过度增加缓冲器的数目，而造成使用者的不便。

发明内容

本发明提供一种周期信号平衡电路，用来同步一第一周期信号与一第二周期信号同步。该周期信号平衡电路包含一缓冲增益控制电路以及一可调增益缓冲电路。该缓冲增益控制电路比较该第一周期信号与该第二周期信号，用以产生一缓冲增益。该可调增益缓冲电路耦合至该缓冲增益控制电路，其中该可调增益缓冲电路接收一第三周期信号，并根据该缓冲增益的振幅，调整该第三周期信号的时间，并输出已调整的该第三周期信号。

本发明另提供一种于芯片布局时平衡周期信号的方法。该方法包含取得一芯片的一数据流信息、根据该数据流信息，选择一第一数据流，以及对牵涉该第一数据流的一第一暂存器所接收的一第一周期信号与牵涉该第一数据流的一第二暂存器所接收的一第二周期信号进行同步。其中该第一暂存器所处理的数据被直接传送至该第二暂存器或仅经由一逻辑组合电路传送至该第二暂存器。其中该第一数据流与该数据流信息中所包含的其他数据流不相关。

附图说明

图1为说明本发明的周期信号平衡电路的示意图。

图2为说明本发明的可调增益缓冲电路的示意图。

图3为说明本发明的缓冲增益控制器的示意图。

图4为说明本发明的周期信号平衡电路应用于芯片布局时的示意图。

图5为说明周期信号树的示意图。

图6为说明本发明所提供对于同一数据流的周期信号进行平衡的示意图。

图7为说明本发明的于芯片布局中平衡周期信号的方法的流程图。

【主要元件符号说明】

100、611、612、613、614         周期信号平衡电路

110                             缓冲增益控制电路

120                             可调增益缓冲电路

111                             相位检测器

112                             缓冲增益控制器

1121                            电流控制器

1122                            电荷帮浦

1123                            强度计数器

500                             周期信号树

701～705                        步骤

121～12N、B₁～B₉                缓冲器

I₁、I₂                          输入端