[发明专利]在半导体器件中形成微图案的方法

说明书

相关申请

本发明要求2008年11月13日所提出的韩国专利申请 10-2008-0112676的优先权，在此以引用方式将其全部内容并入本文。

技术领域

本发明涉及半导体技术，更特别地，涉及在半导体器件中形成微图 案的方法，其中形成的微型孔图案的尺寸比允许的分辨率更小。

背景技术

随着半导体器件变得高度集成及高效率，半导体工业正在快速发 展。这样的快速发展进而增加了对半导体器件的大规模集成及效率的需 求。

半导体器件的制造包括重复实施沉积工艺、离子注入工艺、光工艺、 蚀刻工艺及清洗工艺，以在半导体衬底上及某些材料层上形成期望的电 路图案。因此，当对每一工艺提供充分水平的技术时，可以实现大规模 集成及效率。

蚀刻工艺是在形成具有相对满意蚀刻轮廓的亚微米电路图案时所 需的基本工艺技术中的一种。

最近，已引入双图案化技术，以形成尺寸小于所允许的分辨率的亚 微米图案。

双图案化技术包括实施光刻工艺以形成尺寸为期望间距的两倍的 图案，以及实施另一光刻工艺以在现存图案之间另外形成图案，由此形 成具有期望间距的图案。

然而，因为光刻工艺实施两次，所以临界尺寸(CD)均匀性由在光刻 工艺期间所使用的掩模之间的套刻精度决定。

因此，已引入自对准双图案化技术，以克服双图案化技术的上述限 制。

自对准双图案化技术包括：图案化硬掩模层以形成尺寸为期望间距 的两倍的硬掩模图案；在硬掩模图案的侧壁上形成间隔物；移除硬掩模 图案；以及使用间隔物作为掩模来蚀刻下层以形成具有期望间距的图 案。

自对准双图案化技术能增加CD均匀性，因为所涉及的工艺使用一 次光刻工艺。然而，目前的技术水平允许自对准双图案化技术广泛地应 用于线图案，但是通常没有应用于孔图案。

发明内容

本发明的示例性实施方案涉及提供在半导体器件中形成微图案的 方法，该方法可形成低于极限分辨率的微型孔图案。

依据本发明的一方面，提供一种在半导体器件中形成微图案的方 法，该方法包括：在蚀刻目标层上形成硬掩模层和牺牲层；在牺牲层中 形成具有孔形状的多个开口；在开口的内侧壁上形成间隔物以在开口内 形成第一孔图案；使用间隔物蚀刻在开口的侧壁外部的牺牲层，使得部 分保留第一区域中的牺牲层和移除第二区域中的牺牲层，以形成第二孔 图案，其中第一区域小于第二区域；和使用余留牺牲层和间隔物(包括第 一和第二孔图案)来蚀刻硬掩模层。

附图说明

图1A至7C描述依据本发明的一个实施方案在半导体器件中形成微 图案的方法的平面图及剖面图。

具体实施方式

本发明的其它目的及优点可通过下面叙述来了解并可参考本发明的实 施方案而变得显而易见。

本发明实施方案涉及在半导体器件中形成微图案的方法，该方法可使 用自对准双图案化技术形成具有小于允许的分辨率的间距的微型孔图案。

此外，该方法包括实施一次光刻技术。因此，可以减少在使用典型双 图案化技术时因曝光掩模的失准(misalignment)而常产生的不期望的临界 尺寸(CD)。并且，因为减少曝光工艺的实施次数，所以可以降低成本。

将参考所附图以详细描述本发明的实施方案，以便本领域技术人员能 轻易实现实施本发明。而且，关于附图，层及区域所图示的厚度是示例性 的而不是精确的。当提及第一层是在第二层上或在衬底上时，它可能表示 第一层直接形成于第二层或衬底上，或者它亦可表示第三层可以存在于第 一层与衬底之间。再者，本发明的所有各种实施方案的相同或相似附图标 记表示在不同附图中的相同或相似元件。

图1A至7C图示在半导体器件中形成微图案的方法的平面图及剖面 图。图1A、2A、3A、4A、5A、6A及7A表示半导体器件的平面图，图 1B、2B、3B、4B、5B、6B及7B分别表示图1A、2A、3A、4A、5A、6A 及7A所示的半导体器件沿着线I-I′的剖面图，图1C、2C、3C、4C、5C、 6C及7C分别表示图1A、2A、3A、4A、5A、6A及7A所示的半导体器 件沿着线II-II′的剖面图。

参考图1A至1C，在蚀刻目标层10上形成第一硬掩模层11、第二硬 掩模层12及牺牲层13。