[发明专利]适应软件的损耗均衡

说明书

技术领域

此标的物大体来说涉及非易失性存储器损耗均衡技术。

背景技术

安全微控制器可含有用于软件程序存储的只读存储器(ROM)及用于数据存储的电可擦除可编程只读存储器(EEPROM)。在减少到低于微米大小时，EEPROM技术成本急剧增加，从而导致一些安全微控制器转向缩小起来较不昂贵的不同非易失性存储器技术，例如快闪。特定来说，快闪技术可另外允许较大的设计灵活性，这是因为不需要ROM掩模处理。

使用EEPROM，如果有必要可按字节擦除及/或写入数据。在快闪存储器中，可写入小至单个数据字节，但可(例如，根据特定快闪存储器架构)仅以页或以块对所述存储器进行擦除。所述安全微控制器内的软件将必须对页(或块)执行读取-修改-写入操作以仿效单个字节数据更新。

在若干次擦除之后，非易失性存储器单元将磨损。例如，快闪存储器单元的存储耐久性(例如，100,000次擦除、10,000次擦除等)取决于制造因数。可利用各种硬件及/或软件技术来延伸非易失性存储器的寿命。例如，可应用损耗均衡技术来平均化在存储器单元上的写入。例如，可轮换存储器单元使用以确保个别存储器单元不暴露到大于平均擦除。然而，由于软件管理要求，损耗均衡技术可引发较慢响应时间。在一些情形下，较慢响应时间可导致较慢软件功能性(例如，在其中程序和数据两者都存储在非易失性存储器内的情况下)。

发明内容

将存储在第一非易失性存储器段中的软件对象子集识别为需要频繁写入操作或另外具有高耐久性要求。将所述软件对象子集移动到第二非易失性存储器段，所述第二非易失性存储器段因对其应用损耗均衡技术而具有高耐久性容量。所述第一及第二存储器段可位于同一存储器装置或不同存储器装置中。

附图说明

图1图解说明具有嵌入式非易失性存储器的微控制器的实例。

图2图解说明将非易失性存储器掠夺者从第一存储器段重映射到第二存储器段的实例。

图3图解说明具有用于识别及管理存储器掠夺者的嵌入式非易失性存储器的微控制器内的实例系统。

图4是图解说明用于将软件对象从主非易失性存储器段传送到高耐久性非易失性存储器段并向所述高耐久性非易失性存储器段提供损耗均衡的实例过程的序列图。

图5是图解说明用于向高耐久性非易失性存储器段提供损耗均衡的实例过程的序列图。

图6是图解说明用于向高耐久性非易失性存储器段提供损耗均衡的实例过程的流程图。

图7是图解说明用于向耐久性非易失性存储器段提供损耗均衡的第二实例过程的序列图。

图8是图解说明用于向与主非易失性存储器段分离的高耐久性非易失性存储器段提供损耗均衡的第二实例过程的流程图。

图9是图解说明用于识别主非易失性存储器段内的软件对象掠夺者并将所述掠夺者重分配到高耐久性非易失性存储器段的实例过程的流程图。

具体实施方式

嵌入式非易失性存储器实施方案实例

图1图解说明具有嵌入式非易失性存储器104的微控制器100的实例。微控制器100可用在电子装置内，例如(举例来说)手持式计算装置(例如，移动电话、个人数据助理等)、安全识别卡(例如，银行卡、建筑物进入标记卡等)或小的消费者器具(例如，厨房器具、电动工具、电子玩具、媒体播放器等)。在一些实施方案中，微控制器100可用于存储及共享安全数据(例如，USB驱动程序)。

微控制器100可包含中央处理单元(CPU)102，其执行存储在非易失性存储器104(例如，快闪)中的程序指令且与易失性数据存储器106(例如，SRAM)及一个或一个以上外围装置110(例如(举例来说)一个或一个以上定时器110a、中断控制器110b、通用串行总线(USB)控制器110c、系统包接口(SPI)110d或任何其它接口)通信。

CPU 102经由程序总线112接收程序指令且在数据总线114上传送数据。总线控制器108控制CPU 102、非易失性存储器104、易失性数据存储器106与外围装置110之间的数据业务。一个或一个以上外围装置110可通过一个或一个以上接口116(例如，USB接口116a、SPI接口116b及/或其它接口116c)耦合到外部装置。举例来说，接口116可包含用于实施有线及/或无线数据连接的电路。

微控制器110可包含多于、少于或不同于图1内所图解说明的元件。例如，所示非易失性存储器104可使用可包含两种不同的非易失性存储器技术的两个逻辑上及/或实体上均分离的嵌入式存储器来实施。所述分离的嵌入式存储器(例如)可用于存储不同类型的信息(例如，程序代码、数据)。