[发明专利]修正电路布局的方法及其装置

说明书

技术领域

本发明是关于一种电路布局(layout)的方法与装置，尤其是关于修正电路布局的方法及其装置。

背景技术

在大部分电路设计流程中，首先由电路设计人员产生电路的原始电路网表(netlist)。例如，在数字电路设计中，电路合成软件可根据电路设计人员所撰写的硬件描述语言，例如verilog或是VHDL，产生所述电路的原始电路网表。在模拟电路设计中，电路合成软件可根据电路设计人员所描绘的电路原理图(schematic)产生所述电路的原始电路网表。接着，电路设计人员可针对所述原始电路网表验证其功能是否符合预期。若所述原始电路网表通过验证，则其便被视为后续版本的电路网表的模板。

由于所述原始电路网表仅包含所述电路所使用元件的信息，而未包含其实际物理特性，例如各种寄生电容电感效应等，故所述原始电路网表无法用于准确估测其功能及时间上是否满足设计需求。据此，电路设计人员可利用布局绕线软件将所述原始电路网表的各元件加以摆放并产生绕线。所述布局绕线软件所产生的档案，例如图形数据系统(graphic data system，GDS)档案，即包含所述电路的布局及绕线的数据。

接着，电路设计人员可利用布局对比原理图(layout versus schematic，LVS)软件对比所述原始电路网表及所述电路的图形数据系统是否一致。所述布局对比原理图软件首先根据所述电路的图形数据系统产生一布局电路网表，并针对所述原始电路网表及所述布局电路网表加以对比。若对比结果不一致，则电路设计人员可根据对比结果修改所述电路的布局及绕线，亦即产生一更新的图形数据系统，再重新对比所述原始电路网表及所述更新的图形数据系统。

图1显示现有的修正电路布局的方法。在步骤102，对比一原始电路网表及其相应的布局电路网表，并进入步骤104。在步骤104，检查对比结果是否具有不一致。若是，则进入步骤106，否则结束本方法。在步骤106，更新电路的布局，并进入步骤108。在步骤108，根据更新后的布局产生一更新的布局电路网表，并回到步骤102。

如图1所示，电路设计人员即藉由不断修正电路布局并对比所述原始电路网表及更新的布局电路网表，以期达到对比完全一致的电路布局。然而，在步骤108中，所述根据布局产生布局电路网表的动作往往需要耗费数十小时，以致所述修正电路布局的方法需要大量时间才得以完成。因此，对于追求时效及成本的电路设计产业而言，如何加速修正电路布局即是刻不容缓的议题。

据此，业界所需要的是一种方法及其装置，其可大幅度压缩修正电路布局时所耗费的时间，以使得整个电路设计流程能更有效率。

发明内容

本发明利用大幅缩减所需产生的布局电路网表，而大幅降低所需的执行时间。且由于仅需对比局部的区块，故可达到加速修正电路布局的目的。

本发明提供一种修正电路布局的方法，包含下列步骤：对比一原始电路网表及其相应的布局电路网表，并分别标示对比正确的区块及对比错误的区块；根据更新后的布局中对比错误的区块产生一子布局电路网表；根据所述子布局电路网表更新所述布局电路网表；以及对比所述原始电路网表及所述更新的布局电路网表。

本发明提供一种用于修正电路布局的装置，所述装置包含一抽取单元、一对比单元、一标示单元和一更新单元。所述抽取单元是根据一布局产生一布局电路网表。所述对比单元是对比一原始电路网表及一布局电路网表。所述标示单元是标示所述对比单元所提供的对比结果中对比正确的区块及对比错误的区块。所述更新单元是根据所述抽取单元所提供的布局电路网表更新一原先的布局电路网表。

附图说明

图1显示现有的修正电路布局的方法；

图2显示根据本发明的一实施例的一电路的示意图；

图3显示根据本发明的一实施例的一电路的布局图；

图4显示根据本发明的一实施例的一布局电路网表的电路示意图；

图5显示根据本发明的一实施例的图形；

图6显示根据本发明的一实施例的修正电路布局的方法的流程图；

图7显示根据本发明的一实施例的一电路的布局图；及

图8显示根据本发明的一实施例的用于修正电路布局的装置的示意图。

具体实施方式