[发明专利]同步显示装置、同步拼接显示系统及其同步显示方法

权利要求书

1.一种同步显示装置，其特征在于，包括：时钟环接网络总控电路、基准时钟提取电路模块以及时钟缓冲器；

所述时钟环接网络总控电路，与拼接显示系统中的各显卡相连接，用于监控拼接显示系统中的显卡的数量以及各显卡的物理参数，所述物理参数包括各显卡的本地时钟数值，根据各显卡的本地时钟数值选择基准显卡，并将该基准显卡的时钟信号传送给基准时钟提取电路模块；

所述基准时钟提取电路模块从所述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号，通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

2.根据权利要求1所述的同步显示装置，其特征在于，还包括：帧同步信号提取电路模块，用于从所述基准显卡提取帧同步信号，并将该帧同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端。

3.根据权利要求1或2所述的同步显示装置，其特征在于：

还包括：连接于所述基准时钟提取电路模块与所述时钟缓冲器之间的锁相环电路，该锁相环电路对所述基准输入时钟信号进行锁相环处理；

或者

还包括：连接于所述基准时钟提取电路模块与所述时钟缓冲器之间的锁相环电路，用于对所述基准输入时钟信号进行倍频/分频处理。

4.根据权利要求1或2所述的同步显示装置，其特征在于，还包括：接于所述基准时钟提取电路模块与所述时钟缓冲器之间的锁相环电路，用于对所述基准输入时钟信号进行锁相环处理以及倍频/分频处理。

5.根据权利要求1或2所述的同步显示装置，其特征在于：

所述基准显卡为处于中间值的本地时钟数值对应的显卡；

和/或

所述基准时钟提取电路模块为标准逻辑门设计、或FPGA、或者CPLD。

6.根据权利要求3所述的同步显示装置，其特征在于：

所述基准显卡为处于中间值的本地时钟数值对应的显卡；

和/或

所述基准时钟提取电路模块为标准逻辑门设计、或FPGA、或者CPLD。

7.根据权利要求4所述的同步显示装置，其特征在于：

所述基准显卡为处于中间值的本地时钟数值对应的显卡；

和/或

所述基准时钟提取电路模块为标准逻辑门设计、或FPGA、或者CPLD。

8.根据权利要求2所述的同步显示装置，其特征在于：所述帧同步信号提取电路模块为标准逻辑门设计、或者FPGA、或者CPLD。

9.一种同步拼接显示系统，其特征在于，包括拼接显示系统，以及如上述权利要求1至8任意一项权利要求中所述的同步显示装置。

10.一种同步显示方法，其特征在于，包括步骤：

监控拼接显示系统中的显卡的数量以及各显卡的物理参数，所述物理参数包括各显卡的本地时钟数值，根据各显卡的本地时钟数值选择基准显卡；

从所述基准显卡的时钟信号中提取出位同步时钟信号，并将该位同步时钟信号作为整个拼接显示系统的基准输入时钟信号，通过时钟缓冲器传输给各显卡的时钟信号输入端。

11.根据权利要求10所述的同步显示方法，其特征在于，还包括步骤：从所述基准显卡提取帧同步信号，并将该帧同步信号作为整个拼接显示系统的基准帧同步信号传输给各显卡的帧同步信号输入端。

12.根据权利要求10或11所述的同步显示方法，其特征在于：

还包括步骤：对所述基准输入时钟信号进行锁相环处理，锁相环处理后的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端；

或者

还包括步骤：对所述基准输入时钟信号进行倍频/分频处理，倍频/分频处理后的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

13.根据权利要求10或11所述的同步显示方法，其特征在于，还包括步骤：对所述基准输入时钟信号进行锁相环处理以及倍频/分频处理，锁相环以及倍频/分频处理后的基准输入时钟信号通过所述时钟缓冲器传输给各显卡的时钟信号输入端。

14.根据权利要求10或11所述的同步显示方法，其特征在于：所述基准显卡为处于中间值的本地时钟数值对应的显卡。