[发明专利]感测放大器以及包括感测放大器的半导体存储装置

说明书

相关申请的交叉引用

本申请要求于2009年8月11日提交的韩国专利申请第10-2009-0074016号的优先权，通过引用将其公开内容整体结合于此。

技术领域

本发明涉及一种半导体存储装置，并尤其涉及一种位线感测放大器。

背景技术

存储装置的基本操作是写入或存储外部数据，以及读取写入的或存储的数据。用于存储数据的基本部件称为单元。在这样的存储装置中，用一个电容器来存储一个数据。为了准确地读取存储在电容器中的数据并且准确地将读取的数据转移至外部，必须正确地确定在单元中存储的数据的极性(polarity)。因此，在半导体存储装置中提供了用于感测和放大数据的位线感测放大器(BLSA)。

图1是包括单元阵列和位线感测放大器的传统半导体存储装置的电路图。

参照图1，在正常模式下，把耦合至位线感测放大器110的位线对BL和/BL预充电至预充电电压VBLP。当字线WL1被使能时，与该字线WL1耦合的单元晶体管101导通，以及存储在电容器中的数据通过单元晶体管101的沟道被转移至位线BL(电荷共享)。这时，位线条/BL维持预充电电压VBLP，并且位线BL的电位通过电荷共享而改变。

位线感测放大器110感测和放大在位线BL和位线条/BL之间的电位差(dV)。

和理想的位线感测放大器不同，实际的位线感测放大器可能无法精确地感测和放大位线对BL和/BL之间的非常小的电位差。当位线对BL和/BL之间的电位差(dV)大于预定电平时，成功地实施感测操作，并且此电位差(dV)被称为位线感测放大器110的偏移电压(offset voltage)。如果位线BL和位线条/BL之间的电位差(dV)小于该偏移电压，则位线感测放大器110可能无法保证正确的感测操作。即，降低了感测容限。导致偏移电压的因素之一可能是位线感测放大器110的失配。位线感测放大器110包括配置有两个反相器的锁存器。必须同样地制造构成两个反相器的PMOS晶体管对和NMOS晶体管对。然而，实际上，结构布局可能不是被设计得完全地对称。即使将布局设计得对称，图案也可能不是完全像所设计那样的形成。而且，接触可能不是同样地被限定。基于上述原因和其他原因，位线感测放大器110的失配可能总是存在。因此，需要一种能够容易地确定和调节位线感测放大器110的失配的技术。

通常，将高于电源电压的高电压VPP用作构成位线感测放大器110的PMOS晶体管的阱偏置(well bias)，并将低于接地电压的低电压VBB用作构成位线感测放大器110的NMOS晶体管的阱偏置。在图1中，位线感测放大器110的上拉电压通过线RTO施加，以及位线感测放大器110的下拉电压通过线SB施加。当激活位线隔离信号BIS时，单元阵列和位线感测放大器110相互电耦合。当位线隔离信号BI S被去激活时，单元阵列和位线感测放大器110相互电去耦合。而且，当激活位线均衡信号BLEQ时，位线对BL和/BL被预充电至预充电电压VBLP。

发明内容

本发明的实施例旨在提供一种能够容易地确定和调节位线感测放大器的失配的技术。

根据本发明的实施例，一种感测放大器包括：具有耦合至第一线的输入端和耦合至第二线的输出端的第一反相器；以及具有耦合至第二线的输入端和耦合至第一线的输出端的第二反相器，其中第一反相器的NMOS晶体管和第二反相器的NMOS晶体管具有彼此不同的阱偏置。

第一反相器的PMOS晶体管和第二反相器的PMOS晶体管可以具有彼此不同的阱偏置。

第一高电压可以被施加为第一反相器的PMOS晶体管的阱偏置，第二高电压可以被施加为第二反相器的PMOS晶体管的阱偏置，第一低电压可以被施加为第一反相器的NMOS晶体管的阱偏置，以及第二低电压可以被施加为第二反相器的PMOS晶体管的阱偏置。

可以独立地调节第一高电压和第二高电压，以及可以独立地调节第一低电压和第二低电压。

第一线和第二线可以包括位线。

根据本发明的另一实施例，一种感测放大器包括：具有耦合至第一线的输入端和耦合至第二线的输出端的第一反相器，以及具有耦合至第二线的输入端和耦合至第一线的输出端的第二反相器，其中，第一反相器的PMOS晶体管和第二反相器的PMOS晶体管具有彼此不同的阱偏置。

第一高电压可以被施加为第一反相器的PMOS晶体管的阱偏置，以及第二高电压可以被施加为第二反相器的PMOS晶体管的阱偏置。

可以独立地调节第一高电压和第二高电压。

第一线和第二线可以包括位线。