[发明专利]SATA链接层发送数据通路及FIFO存储优化的方法

说明书

技术领域

本发明涉及一种链接层发送数据通路及FIFO存储优化的方法，具体涉及一 种SATA链接层发送数据通路及FIFO存储优化的方法

背景技术

Serial ATA(SATA)是取代ATA的新一代存储技术，具有150MB/s(SATA1.0) 或300MB/s(SATA2.0)的传输速度，应用广泛。分析SATA协议标准，可将SATA 控制器分为4层：应用层、传输层、链接层和物理层。

当Sata传输层有帧传输请求(request frame transmission信号有效)时， 链接层需执行一系列动作，最终将待发送的帧和原语序列写入物理层FIFO。其 中包括驱动PrimitXmtCtl模块发送相应控制原语，驱动FIFO读使能信号读取 有效FISpayload，使能CRC模块，选通FISpayload/CRC多路复用器，使能 Scrambler模块，选通Data/Primitive多路复用器，使能8b/10b编码模块等。 上述动作需在主状态机处于不同状态时，依次连贯发生，有着严格的时序要求。

目前公知的SATA链接层设计，在一个控制动作(如发送FIS数据)完成时， 必须立即执行另一个控制动作(如发送CRC)，但这时状态机可能尚未来得及迁 移(如从SendData到SendCRC)，造成状态机与控制动作的不一致性，或者对状 态转移条件提出更高要求。另一方面，公知的设计因链接层与物理层的接口FIFO 中数据驻留造成的迟滞周期，主机和设备原语握手的响应周期比较长。

发明内容

本发明的目的在于提供了一种SATA链接层发送数据通路及FIFO存储优化 的方法，其解决了背景技术中状态机与控制动作的不一致性以及主机和设备原 语握手的响应周期比较长的技术问题。

本发明的技术解决方案是：

一种SATA链接层发送数据通路，包括与主控制机连接的FIS/PayLoad有效 数据通路和原语/无效数据发送通路，其特殊之处在于，

所述FIS/PayLoad有效数据通路包括依次连接的与主控制机连接的传输层 发送FIFO、CRC模块、第一多路复用器Mux1以及第一扰码器的输入端；

所述原语/无效数据发送通路包括依次连接的与主控制机连接的原语/无效 数据发送模块、ROM存储器、第二扰码器以及第二多路复用器Mux2的输入端；

所述第一扰码器的输出端和第二多路复用器Mux2的输出端与第三多路复用 器Mux3的输入端连接，所述第三多路复用器Mux3的输出端与8B/10B编码器、 物理层发送FIFO依次连接。

上述物理层发送FIFO设有标记寄存器，所述标记寄存器包括编程满标记和 编程空标记，所述主控制机通过标记寄存器控制物理层发送FIFO。

上述原语/无效数据发送模块及ROM存储器通过Primi tN[4:0]接口和Start 接口连接；

所述PrimitN[4:0]接口表示对ROM中的原语的地址及无效数据的地址进行 编号，当取值为5’b00000-5’b10001时，对应18种原语，当取值为5’b11111 时为CONTp原语后的无效数据；

所述Start接口表示启动信号，当启动信号为1时，PrimitN[4:0]接口对 应的原语或无效数据出现在ROM的输出端。

一种SATA链接层发送数据通路及FIFO存储优化的方法，其特殊之处在于， 该方法包括以下步骤：

1】SATA链接层发送部分有两条数据通路，分别为FIS/PayLoad有效数据通 路和原语/无效数据发送通路；

2】FIS/PayLoad有效数据通路

当SATA传输层有FIS数据写入传输层发送FIFO时，其空信号rempty由1 变为0，此时若主状态机接收到R-RDY_P原语，表明接收方准备好，则令从传输层 发送FIFO中读数据的使能信号re变为1，此时开始一边从传输层发送FIFO读 数据，一边通过CRC模块计算CRC值；否则等待；

当一个完整的FIS读完后，通过第一多路复用器Mux1选通CRC通路，并将 计算好的CRC值就附在该FIS之后；

由第一多路复用器Mux1出来的FIS和CRC校验值，进入第一扰码器进行扰 码；

3】原语/无效数据发送通路