[发明专利]并行CRC算法Verilog HDL代码自动生成器及其方法

权利要求书

1.一种并行CRC算法Verilog HDL代码自动生成器，其特征在于：包括基于modelsim仿真平台上系数产生电路，所述系数产生电路在modelsim仿真平台上运行产生的系数文件C.txt，所述系数产生电路在modelsim仿真平台上再运行，并自动调用用verilog代码表示为CG.v的系数文件C.txt产生得到并行CRC电路Verilog代码文件F.txt。

2.根据权利要求1所述并行CRC算法Verilog HDL代码自动生成器，其特征在于：所述系数产生电路包括产生代表输入数据的二进制代码D[2N-1:0]的2N-1位移位寄存器组(DFFS)，产生时钟(clk)、复位(reset)以及M个clk时钟长度的使能信号(en_M)的控制信号发生器(CSG)和产生并行CRC计算公式的系数的系数产生模块(CGB)。

3.根据权利要求2所述并行CRC算法Verilog HDL代码自动生成器，其特征在于：所述系数产生模块(CGB)包括反馈环路(FL)，串行模块(SB)和产生复位时Q端的初值的复位值(RV)电路。

4.一种并行CRC算法Verilog HDL代码自动生成方法，其特征在于，该方法包括：

1)提取设计参数N，M，A，INT，得到并行CRC算法系数产生电路的一般表达式CRCN_DM_A_INT；所述并行CRC算法系数产生电路的一般表达式CRCN_DM_A_INT的逻辑电路用公式2表示，

CRCM[j]=Σi=0f=M-1(Qj[i]·Ci⊕Qj[M-1+i]·Df)f=0i=N-1]]>(公式2)

(0≤j≤N-1，0≤i≤N-1，0≤f≤M-1)；

2)把设计参数N，M，A，INT按照系数产生电路设计步骤得到并行CRC算法系数产生电路；

3)将系数文件C.txt用verilog代码表示为CG.v；

4)在modelsim上运行CG.v得到系数文件C.txt；

5)在modelsim上运行VG.v得到并行CRC电路Verilog代码F.txt。