[发明专利]微型图像提取透镜有效

专利信息
申请号: 200910221050.1 申请日: 2009-11-09
公开(公告)号: CN101846789A 公开(公告)日: 2010-09-29
发明(设计)人: 张维中;邓兆展 申请(专利权)人: 采钰科技股份有限公司
主分类号: G02B13/00 分类号: G02B13/00
代理公司: 隆天国际知识产权代理有限公司 72003 代理人: 姜燕;邢雪红
地址: 中国台*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 微型 图像 提取 透镜
【说明书】:

技术领域

发明涉及一种透镜系统,特别涉及一种晶片级(wafer-level)微型图像提取透镜(miniature image capture lens)。

背景技术

由于固态图像提取单元,例如电荷耦合元件(charge-coupled device,CCD)、CMOS感测器或相似的元件的发展,手机或个人电脑搭载图像元件变得越来越普及。此外,设置于图像元件上的图像提取透镜需要更进一步的微型化。

然而,尽管有上述需求,对于传统的图像提取透镜而言,其微型化已经遇到瓶颈,理由是上述透镜是真正的三维(3-D)结构,微型化具有相当的困难度,且其中的感测器也需要微型化。此种技术很难控制每个透镜表面侧向移动和倾斜的精确度,此外,在制造过程中,也很难操作微小的透镜。换言之,上述传统透镜的容许度(tolerance)较小。

图1显示使用已公知的透镜模块系统的图像元件,其中光线穿过晶片级透镜102、104到达感测单元106。在此技术中,晶片级透镜模块102、104和图像感测单元106可通过超大型集成电路(VLSI)工艺技术制作,因此,可将图像元件制作得较小,应用于便携式电子元件,例如手机或个人数字助理(PDA)。晶片级透镜可以随着例如摩尔定律(Moore’s law)的半导体工艺的发展,更进一步的微型化,且此种透镜的控制精确度较佳。另外,传统的透镜是以离散式工艺(discrete process)制作,将透镜一个一个地组装,相较之下,晶片级透镜可连续工艺制作,将数千个透镜堆叠于透镜板上,排列成一透镜阵列。然而,尽管晶片级透镜的体积较小,要将晶片级透镜设计成有良好的特性和足够高的容许度(tolerance)是很困难的。因此,业界需要一晶片级透镜系统,其具有良好的特性和高容许度。

晶片级透镜由于其玻璃基板结构和反复工艺限制,存在许多设计限制,例如透镜材料、基板厚度、镜片挠曲高度(lens sag height)和尺寸、光学中央对准精确度等限制。若晶片级透镜要成为如塑胶和玻璃透镜般的主流产品应用,晶片级透镜在上述设计限制上要有相称的光学设计表现和适当的制造容许度。

发明内容

为了解决现有技术存在的上述问题,本发明题供一种微型图像提取透镜。孔径光圈具有一孔径,使微型图像提取透镜穿过孔径提取一图像,一晶片级透镜系统包括一第一透镜群组和一第二透镜群组,第一透镜群组包括一第一基板,一位于第一基板的第一侧的第一表面,一位于第一基板的第二侧的第二表面,一第二透镜群组,包括一第二基板,一位于第二基板的第一侧的第三表面,一位于第二基板的第二侧的第四表面,其中第一表面,第二表面,第三表面,第四表面为非球面,第一表面和第二表面的一表面和第三表面和第四表面的一表面具有一高折射系数Nd_h和一高阿贝数Vd_h,第一表面和第二表面的另一表面和第三表面和第四表面的另一表面具有一低折射系数Nd_1和一低阿贝数Vd_1,高折射系数Nd_h大于低折射系数Nd_1,高阿贝数Vd_h大于低阿贝数Vd_1,微型图像提取透镜符合以下条件:

Nd_h=1.58~1.62;

Nd_1=1.48~1.53;

Nd_1/Nd_h=0.91~0.97;

Vd_h=35~45;

Vd_1=25~35;且

Vd_1/Vd_h=1.2~2.2,

其中第一表面和第二表面的一表面为凸面,第一表面和第二表面的另一表面为凹面,第三表面和第四表面的一表面为凸面,第三表面和第四表面的另一表面为凹面。

根据以上叙述,本发明微型图像提取透镜至少具有以下优点:第一,本发明可以在基板的两侧形成不同材料的透镜模块,以使光学散射最小化。特别是,本发明在基板的两侧形成不同材料的透镜模块并不会特别增加制造的费用,理由是即使是一般的晶片级透镜,其基板相对两边的透镜必须在不同步骤制作。第二,红外线(IR)滤光层可以涂布于玻璃基板的表面。第三,本发明技术制作的透镜模块具有较短的总轨道长度。

为让本发明的上述目的、特征及优点能更明显易懂,下文特举一较佳实施例,并配合附图,作详细说明如下。

附图说明

图1显示使用已公知的透镜模块系统的图像元件。

图2A为显示本发明第一实施例的芯片设计。

图2B为显示本发明第二实施例的芯片设计。

图2C为显示本发明第三实施例的芯片设计。

图2D为显示本发明第四实施例的芯片设计。

图2E为显示本发明第五实施例的芯片设计。

图2F为显示本发明第六实施例的芯片设计。

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