[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法。特别是一种适用于小型 化的半导体器件及其制造方法的有效技术。

背景技术

日本特表2008-506262号公报(专利文献1)中记载了如下的半导 体器件，所述半导体器件具有：具有相互叠层形成的氮化物蚀刻终止层 的多层氮化物叠层体，这些氮化物蚀刻终止层中的各个氮化物终止层通 过膜形成工序来形成。形成多层氮化物叠层体的方法包括：将衬底配置 在单一晶片沉积空腔内，并在开始沉积前对衬底施加热冲击的步骤。第 一氮化物蚀刻终止层沉积在衬底上，且第二氮化物蚀刻终止层沉积在第 一氮化物蚀刻终止层上。此时，第一氮化物蚀刻终止层和第二氮化物蚀 刻终止层的膜厚相等。

在国际公开第2002/043151号小册子(专利文献2)中记载了利用 自对准用氮化硅膜，在n沟道型MISFET(金属绝缘半导体场效应晶体 管)产生拉伸应力，并在p沟道型MISFET产生压缩应力的技术内容。 而且，专利文献2中还公开了以下的例子，即在n沟道型MISFET中形 成了产生拉伸应力的氮化硅膜，与在p沟道型MISFET中产生拉伸应力 的氮化硅膜和产生压缩应力的氮化硅膜进行叠层。由此，在n沟道型 MISFET中产生拉伸应力的同时，缓和在p沟道型MISFET中产生的拉 伸应力。

《专利文献1》

日本特表2008-506262号公报

《专利文献2》

国际公开第2002/043151号小册子

发明内容

近年来，具有多个MISFET(金属绝缘半导体场效应晶体管)的半 导体器件的小型化正日益深入。为了促进半导体器件的小型化，所采取 的做法一般是，不仅对构成各个MISFET的栅电极进行微型化，还对多 个MISFET进行高密度地配置。也就是说，尽量缩小相邻MISFET的栅 电极之间的区域。

在半导体器件中，在半导体衬底上形成多个MISFET后，再形成为 覆盖所述多个MISFET而形成的氮化硅膜，并在所述氮化硅膜上形成氧 化硅膜。此时，如果缩小相邻MISFET的栅电极之间的区域，将导致为 埋入所述区域而形成的氮化硅膜的埋入特性的恶化。因此，虽然氧化硅 膜在相邻的MISFET的栅电极之间的某一区域上隔着氮化硅膜而形成， 但是形成在氧化硅膜的下层的氮化硅膜的埋入特性的恶化就会反映出 来，因而在所述区域上形成的氧化硅膜中产生空隙(void)。

之后，在栅电极之间的区域形成多个贯穿氧化硅膜和氮化硅膜的接 触孔，并在所述接触孔内形成埋入阻挡导体膜和导体膜的柱塞。此时如 果氧化硅膜中存在空隙，则在栅电极之间的区域上形成的多个接触孔就 会被空隙连接起来，此后，埋入接触孔内的阻挡导体膜和导体膜就会流 入空隙内部。因此，将阻挡导体膜和导体膜埋入所述接触孔内而形成的 相邻柱塞就会经由已流入空隙的导电材料(阻挡导体膜和导体膜)而造 成电气性短路。在将不同电压施加给已短路的各个柱塞时，半导体器件 的电路将出现工作不良，从而导致产品(半导体器件)的成品率下降。 而且，如果不能通过探针检测出相邻的柱塞已发生了短路不良的半导体 器件并将它作为不良产品处理，就会导致半导体器件的可靠性下降，从 而使不良产品流通到市场上。

本发明的目的是提供一种即使在半导体器件日益实现小型化时，也 能够提高半导体器件的可靠性的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的 描述及附图说明中写明。

下面简要说明关于本专利申请书中所公开的发明中具有代表性的 实施方式的概要。