[发明专利]3DIC叠层中的冷却通道

说明书

相关申请的交叉参考

本申请要求于2008年11月13日临时提交的标题为“Cooling Structures and TSV Structures for 3D IC Stacking”的美国专利申请第61/114,367号申 请，其申请结合于此作为参考。

技术领域

本公开总的来说涉及集成电路器件，更具体地，涉及半导体管芯和封 装件及其形成方法。

背景技术

自从发明了集成电路，半导体工业就由于各种电子部件(即，晶体管、 二极管、电阻器、电容器等)的集成密度的持续改进而经历了连续的快速 增长。通常，集成密度的这种改进由最小特征尺寸的反复减小而造成，从 而使得更多部件被集成到给定的芯片区域中。这些集成改进本质上基本是 二维(2D)的，这是因为被集成部件占据的体积基本上都在半导体晶片的 表面上。尽管光刻法的显著改进导致了2D集成电路形成的显著改进，但是 对可以二维实现的密度存在物理限制。这些限制中的一种限制是制造这些 部件所需要的最小尺寸。此外，当将多个器件放在一个芯片上时，需要更 加复杂的设计。

为了解决上述问题，通常使用三维集成电路(3DIC)和叠层管芯。管 芯被堆叠，并且叠层管芯中的集成电路通过硅穿孔(TSV，through-silicon via)来互连或布线。

众所周知，叠层管芯的问题是热耗散。例如，当顶部管芯被堆叠在底 部管芯上时，散热器可安装在顶部管芯上。因此，顶部管芯可具有良好的 热耗散性能。然而，在底部管芯中产生的热量必须在其可到达散热器之前 穿过顶部管芯，因此，底部管芯会遭受热耗散问题。当底部管芯产生大量 热量时，例如，当底部管芯是诸如中央计算单元(CPU)的计算管芯时， 该问题就可能变得更加严重。

发明内容

根据一个方面，集成电路结构包括管芯，该管芯包括：半导体衬底、 在半导体衬底上方的第一介电层、包括介电层中的金属线和通孔的互连结 构、从半导体衬底内部延伸至介电层内部的多个通道以及在互连结构上方 并密封多个通道的一部分的介电膜。多个通道被配置为允许液体流过其中。

还公开了其他实施例。

附图说明

为了更加全面理解这些实施例及其优点，现在将结合附图进行以下描 述，其中：

图1至图18是制造第一晶片/管芯中的通道的中间阶段的截面图；

图19至图23示出了制造第二晶片/管芯中的通道的中间阶段的截面图；

图24至图26示出了将第一晶片/管芯与第二晶片/管芯的堆叠、流体管 (fluidic tube)的安装以及冷却剂的引导；以及

图27示出了通道的顶视图。

具体实施方式

下面，详细论述本发明实施例的制造和使用。然而，应该理解，这些 实施例提供了可在各种具体情况下具体化的多种可应用的发明构思。所论 述的具体实施例仅仅是说明性的，并不限制本公开的范围。

提出了包括冷却通道的新的集成电路结构及其形成方法。示出了制造 实施例的中间阶段。论述了实施例的变化和操作。在各视图和说明性实施 例中，类似的参考标号用于表示类似元件。

参考图1，提供了包括衬底10的晶片2。晶片2也被称为底部晶片。 衬底10可以是诸如体硅衬底的半导体衬底，尽管其可以包括其他半导体材 料，诸如，III族元素、IV族元素和/或V族元素。诸如晶体管(未示出) 的半导体器件可以形成于衬底10的前面/前侧10a(图1中面朝上的表面 10a)。

衬底穿孔(TSV)20(也表示为20_1或20_2)被形成为从衬底10的 前表面10a延伸到衬底10中。隔离层22形成在TSV 20的侧壁和底部上， 并且使TSV 20与衬底10电绝缘。隔离层22可以由通用的介电材料(例如， 氮化硅、氧化硅(如正硅酸乙酯(TEOS)氧化物)等)形成。TSV 20包 括作为用于引导电信号的信号TSV的TSV 20_2以及用于形成用来引导诸 如水的冷却剂的通道的TSV 20_1。