[发明专利]一种嵌入式双核互补微处理器的结构方法

权利要求书

1.一种嵌入式双核互补微处理器，其特征包括：

该嵌入式双核互补微处理器的结构，它由两个不同原理，不同结构，不同 机制和不同功能的自适应任意R进制数据处理核，即内核I，和二进制数据处 理核，即内核II，定时及计数器I，定时及计数器II，两核公共的程序计数器， 指令分配器，通用寄存器组，数据交换寄存器组，脉冲源和启停与分频电路， 高速缓冲存储器，EPROM，地址总线，数据总线，控制总线功能部件组成；

该嵌入式双核互补微处理器的指令分配器，它负责向内核I和内核II分配 要执行的指令，指令系统的全部指令均采用单字节指令，即：I₇I₆I₅I₄I₃I₂I₁I₀， 并确定其中1～3位作为指令识别码，指令识别码的位数视内核数量而定，如果 确定每条指令码的I₇位为指令识别码，当I₇=0时，表示该指令为内核I的指令； 当I₇=1时，表示该指令为内核II的指令，指令分配器根据指令识别码的状态将 要执行的指令分配给内核I或内核II，指令通过输入控制门④送入指令分配器 中，指令分配器的输出分两路，一路通过控制门①连接内核I中的指令寄存器1， 即IR1，另一路通过控制门②连接内核II中的指令寄存器2，即IR2，这①，② 两个控制门均由指令识别码控制，不同的是指令分配器与内核I中IR1之间的 控制门由指令识别码的反码控制，指令分配器与内核II中的IR2之间的控制门 则由指令识别码的原码控制；

该嵌入式双核互补微处理器的数据交换寄存器Rd1，Rd2，均为8位二值寄 存器，内核II将要传送给内核I的数据分时输入Rd1中，Rd1的输出连接内核I 中的数模转换器D／A的输入端，内核I将传送给内核II的数据需先经模数转换 器A／D转换后再输入Rd2寄存器中，由Rd2送至内核II，内核I和内核II通过 Rd1，Rd2这两个专用寄存器进行数据交换，若内核数量增多，数据交换寄存器 的数量也随之增多。

2.根据权利要求1所述的嵌入式双核互补微处理器，其特征在于：所述自 适应任意R进制数据处理核由1位自适应算术逻辑运算器ALU-1，模糊逻辑取大 门，数模转换器D／A，模数转换器A／D，模糊逻辑触发器，程序状态寄存器，定 时及计数器I，控制器I和控制门组成，控制器I的指令寄存器中的指令码来 自指令分配器；

自适应处理核的A₀和B₀为任意进制数据和模拟信号的两个输入端，由B₀端输入的数据直接送到ALU-1的B端，由A₀端输入的数据则通过控制门⑧送到 模糊逻辑取大门的一个输入端，模糊逻辑取大门的另一个输入端通过控制门⑦ 与模糊逻辑触发器FF2的输出端连接，模糊逻辑取大门的输出连接ALU-1的A 输入端，数模转换器D／A的输出端通过控制门⑤，⑥分别连接模糊逻辑触发器 FF1，FF2的输入端，触发器FF1的输出端连接ALU-1的进位输入端C_i，为进位 C_i端提供合适的电位，ALU-1的输出一路通过控制门⑩送到F₀输出端，另一路通 过控制门⑨送到模糊触发器FF3的输入端，FF3的输出经过模数转换器A／D转换 送入二值寄存器Rd2，程序状态寄存器的输入连接ALU-1的输出，程序状态寄存 器的输出连接控制器中的控制信号形成部件。

3.根据权利要求1所述的嵌入式双核互补微处理器，其特征在于：所述 的二进制数据处理核，它由8位二进制算术逻辑运算器ALU-2，累加器AC，暂 存器TMP，状态寄存器PSW，通用寄存器组，定时及计数器II，控制器II和控制 门组成，控制器II的指令寄存器IR2中的指令码来自指令分配器，上述组成二 进制数据处理核的功能部件全为二值逻辑功能部件，用CTL或非门，CTL与或非 门，CTL与非门，CTL三态与非门，ALTL异或门和ALTL同或门基本门电路组成， 或采用常用的二值MOS电路和CMOS电路组成。