[发明专利]一种具有可变阶数数字滤波器的数字示波器

权利要求书

1.一种数字示波器，包括输入模块和具有外部存储器的控制处理模块，其特征在于：

所述数字示波器还包括可变阶数数字滤波器，所述输入模块、所述可变阶数数字滤波器分别连接所述控制处理模块，

所述输入模块用于产生一个配置指示；

所述控制处理模块用于根据所述配置指示产生对应的滤波器系数并输出至所述可变阶数数字滤波器。

2.如权利要求1所述的数字示波器，其特征在于：

所述滤波器系数是通过所述控制处理模块进行运算得到的。

3.如权利要求1所述的数字示波器，其特征在于：

所述外部存储器中存储有多组滤波器系数，所述多组滤波器系数与所述配置指示对应，所述控制处理模块通过查找所述外部存储器产生所述滤波器系数。

4.如权利要求1所述的数字示波器，其特征在于：所述可变阶数数字滤波器由FPGA构成。

5.如权利要求4所述的数字示波器，其特征在于：所述可变阶数数字滤波器包括依次连接的数据存储单元、数据延迟链单元和数据计算单元，其特征在于：

所述数据存储单元包括接收外部输入的N个输入数据的存储区控制单元、连接所述存储区控制单元的输入数据存储区，以及连接所述存储区控制单元的滤波器系数存储区，所述滤波器系数存储区内存储有N个滤波器系数，

所述存储区控制单元控制所述滤波器系数存储区在一个时钟周期将所述N个滤波器系数输入到所述数据延迟链单元；将所述N个输入数据存储到所述输入数据存储区，并且控制所述输入数据存储区在一个时钟周期将所述N个输入数据以与所述N个滤波器系数同步的方式输入到所述数据延迟链单元，

所述数据计算单元包括M个N阶乘累加计算单元以及用于将所述M个N阶乘累加计算单元的计算结果相累加的后续累加计算单元，所述数据延迟链单元由N-2级延迟电路构成，每一级延迟电路比前一级延迟电路多延迟一个时钟周期；

所述M和N为正整数。

6.如权利要求5所述的数字示波器，其特征在于：

所述N个输入数据中的第三个到第N个以及所述N个滤波器系数中的第三个到所述第N个分别同步地输入到第一级延迟电路到第N-2级延迟电路，

所述N阶乘累加计算单元将第一个所述输入数据与同步输入的所述滤波器系数相乘，得到第一乘累加结果；将第二个所述输入数据与同步输入的所述滤波器系数相乘，然后与所述第一阶乘累加结果相加，得到第二乘累加结果；将经过每一级延迟电路延迟的所述输入数据与所述滤波器系数相乘，然后与前一级结果相加，得到第N-1乘累加结果，

所述后续累加计算单元将所述M个N-1乘累加结果相累加，作为数字滤波的计算结果。

7.如权利要求5所述的数字示波器，其特征在于：

所述输入数据存储区是由FPGA内部的硬件RAM构成。

8.如权利要求5所述的数字示波器，其特征在于：

所述输入数据存储区内的所述N个输入数据在被读取后，依次向前移动一个地址位。

9.如权利要求5所述的数字示波器，其特征在于：

所述滤波器系数存储区由FPGA内部的硬件RAM构成，是每组N个的矩阵结构，每组分别存储N个滤波器系数。

10.如权利要求9所述的数字示波器，其特征在于：

所述N个滤波器系数在一个时钟周期并行输出到所述滤波器系数存储区中。