[发明专利]一种半导体器件

说明书

技术领域

本发明涉及一种半导体器件，具体来说，涉及一种界面优化的高k栅介质CMOS器件。

背景技术

随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。32/22纳米工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k/金属栅”技术为核心的CMOS器件栅工程研究是32/22纳米技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。

对于具有高k/金属栅结构的MOS器件，高k栅介质薄膜的质量和与之相关的界面特性直接影响到器件的电学特性，尤其是器件的等效氧化层厚度(Equivalent Oxide Thickness/EOT)和沟道载流子迁移率。目前对于有关EOT减小的研究，一般的方法是通过优化栅介质的材料体系来提高高k栅介质材料的介电常数以及减薄高k栅介质与半导体衬底间的低介电常数界面层。由此而来的问题是，随着界面层的不断减薄，高k栅介质材料中的某些原子会在高温热处理情况下透过超薄的界面层扩散到半导体衬底的沟道区，进而退化沟道区的载流子迁移率，并且由高k栅介质中的原子扩散引起的载流子迁移率退化问题对于NMOS器件来说要更严重一些，而对于PMOS器件来说影响相对要小很多。而且现有技术中界面层中常用到介电常数较大的SiON_x，但由此带来的问题是，界面层中N的引入会退化载流子迁移率，尤其是NMOS器件的电子载流子迁移率。另外，高k栅介质和半导体衬底直接接触时会产生较高的界面态，这也会退化载流子迁移率，尤其是电子载流子迁移率，这会对NMOS器件的载流子迁移率产生很大的影响。

因此，需要提出一种能够平衡CMOSFETs器件，来平衡EOT的减小和迁移率退化问题。

发明内容

鉴于上述问题，本发明提供了一种半导体器件，所述器件包括：具有NMOS区域和PMOS区域的半导体衬底，所述NMOS区域与所述PMOS区域互相隔离；形成于所述NMOS区域的半导体衬底上的第一栅堆叠和形成于所述PMOS区域的半导体衬底上的第二栅堆叠，所述第一栅堆叠包括：第一界面层；形成于所述第一界面层上的第一高k栅介质层；形成于所述第一高k栅介质层上的第一栅极层，其中所述第一栅极层为一层或多层；所述第二栅堆叠包括：第二高k栅介质层；形成于所述第二高k栅介质层上的第二栅极层，其中所述第二栅极层为一层或多层。所述第一界面层从包含下列元素的组中选择元素来形成：SiO₂和SiON_x。所述第一界面层的厚度为大约0.2至1.0纳米，优选为大约0.2至0.8纳米，最优为大约0.2至0.7纳米。

本发明还提供了一种半导体器件，所述器件包括：具有NMOS区域和PMOS区域的半导体衬底，所述NMOS区域与所述PMOS区域互相隔离；形成于所述NMOS区域的半导体衬底上的第一栅堆叠和形成于所述PMOS区域的半导体衬底上的第二栅堆叠；其中所述第一栅堆叠包括：第一界面层；形成于所述第一界面层上的第一高k栅介质层；形成于所述第一高k栅介质层上的第一栅极层，其中所述第一栅极层为一层或多层；所述第二栅堆叠包括：第二界面层；形成于所述第二界面层上的第二高k栅介质层；形成于所述第二高k栅介质层上的第二栅极层，其中所述第二栅极层为一层或多层；其中所述第二界面层介电常数高于所述第一界面层介电常数。所述第一界面层从包含下列元素的组中选择元素来形成：SiO₂和SiON_x。所述第一界面层的厚度为大约0.2至1.0纳米，优选为大约0.2至0.8纳米，最优为大约0.2至0.7纳米。所述第二界面层从包含下列元素的组中选择元素来形成：AlN_x、Si₃N₄、SiON_x和HfSiO_x。所述第二界面层的厚度为大约0.2至2纳米，优选为大约0.2至1纳米，最优为大约0.2至0.7纳米。

通过采用本发明所述器件结构，在NMOS区域和PMOS区域的半导体衬底上采用不同厚度或不同材料的界面层，不仅有效的减小了器件的EOT，尤其是PMOS器件的EOT，而且还提高了器件的电子迁移率，尤其是NMOS器件的电子迁移率，从而有效提高了器件的整体性能。

附图说明

图1示出了根据本发明的第一实施例的半导体器件的结构示意图；

图2-9示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；