[发明专利]一种多时钟数字系统及其时钟确定装置和方法

说明书

技术领域

本发明涉及计算机芯片设计技术领域，特别是涉及一种多时钟数字系统及其时钟确定装置和方法。 

背景技术

随着芯片规模的增大，硅后验证工作在芯片开发过程中所占的比例越来越大。而硅后验证中一个主要的困难来自于调试，其中最主要的难点在于不确定性，因为不确定性使系统行为难以重现。 

不确定性的根源在于难以控制的随机因素，例如时钟抖动(Clock Jitter)和频率漂移(Frequency Drift)。如图1所示，对于一个单时钟系统而言，所有行为都被同一个时钟信号同步，时钟带来的随机因素可静态分析，很容易实现确定性。相比之下，多时钟系统难以确定化，因为跨时钟域的信号传输受到两个不同时钟的影响，而通常这两个时钟之间的相对关系无法确定。 

现有技术中，如图2所示，多时钟的数字系统由多个相互交互的单时钟域模块组成，一个模块的输入可能来自于系统外部或者其它模块的输出。与单时钟系统一样，单时钟域模块很容易实现确定性。给定一个确定的输入，单时钟域模块将给出确定的输出。因此，多时钟域组成的多时钟的数字系统实现确定性的关键在于使每个时钟域的输入都确定化。 

一般而言，为保证信号传输的完整性，在时钟域交互处必须增加一个异步缓冲器(Asynchronous First In First Out，AFIFO)，作为同步模块。由于两个时钟相对关系的不确定性，同一个发送时间将导致多个可能的接收时间。这正是系统不确定性的根源。 

为了让接收时间确定化，现有技术中，在发送时加上发送时间信息，接收时根据这个时间信息确定是否在不确定的区域内，从而延迟到确定的时刻再接收，使得不确定的到达时间都对应于确定的接收时间。 

现有公开的一种技术中，发送方将要发送的内容和发送时间打包，接收方收到后将这个时间经过查表、运算等操作，得到确定的接收时间，然后在接收缓冲中延迟到接收方时间，到达确定的接收时间后执行接收操作。

但是现有技术实现方法中，其中的硬件查找表项数一旦确定，能支持的时钟频率关系就不能更改，同时，为支持较为特殊的频率关系，现有技术中的实现方法需要非常大的硬件查找表，非常难以满足硬件实现的要求，存在硬件开销大，不灵活，并且不能保证跨时钟传输信号的完整性。 

发明内容

本发明的目的在于提供一种多时钟数字系统及其时钟确定装置和方法，其能够更好地支持芯片系统的验证工作。 

为了实现所述目的，本发明提供一种多时钟数字系统，包括多个时钟域，还包括全局信号发送模块，确定性同步模块；所述时钟域包括时钟采样模块，其中： 

所述全局信号发送模块，用于将全局同步信号送到多时钟数字系统中的所有的多个时钟域； 

所述时钟域的时钟采样模块，用于根据接收到的全局同步信号进行采样，并将采样结果作为复位该时钟域逻辑的依据； 

所述确定性同步模块，加入到所述多时钟数字系统的每一对存在交互的时钟域中，由发送端和接收端两部分组成，中间以AFIFO电路相连，用于实现确定的传输； 

所述发送端，用于在发送时钟域计算确定接收时间，并将计算结果送入接收时间计数器，并在发送数据时将接收时间计数器的值作为接收时间与数据内容一起送入AFIFO电路。 

较优地，所述的多时钟数字系统，所述确定性同步模块的发送端，包括第一配置寄存器C、第二配置寄存器D、第三配置寄存器N、第四配置寄存器K、模N计数器Mcnt和接收时间计数器Ycnt； 

所述发送时钟域计算确定接收时间，包括下列步骤：将模N计数器Mcnt的值模N加K，并记录是否发生溢出；如果发生溢出，则ready为1，接收时间计数器Ycnt累加D+1；如果没有溢出且D大于0，则ready为1，接收时间计数器Ycnt累加D；其它情况下ready为0，接收时间计数器Ycnt不变； 

其中，C，D，K，N分别对应配置寄存器C、配置寄存器D、配置寄存器K和配置寄存器N的值； 

配置寄存器C的值代表全局同步信号GRst后第一个发送到接收端的数据的接收时间，其与具体设计相关，可由仿真实验得出； 

所述接收端，用于在AFIFO的输出有效时，从中分离出接收时间，与时钟计数比较，在相等时执行从AFIFO读出的操作； 

其中，设T_S为发送端时钟周期，T_R为发送端时钟周期，且 为分数比，则选择配置寄存器D、K和N的值，使得 成立。