[发明专利]一种制备体硅围栅金属半导体场效应晶体管的方法

说明书

技术领域

本发明属于微电子纳米尺度互补金属氧化物半导体器件(CMOS)及极大规模集成技术领域，特别是指一种基于准平面工艺制备体硅围栅金属半导体场效应晶体管(MOSFETs)的方法。

背景技术

纳米CMOS器件继续按照Moore定律向前发展，持续缩小平面体硅器件的尺寸遇到了严峻的挑战，各种新结构器件应运而生，器件的栅结构从最初的单栅发展到双栅、三栅，到完全包围沟道的围绕栅结构，栅控能力和抑制短沟道效应的能力随着栅的数目的增多而不断增强。具有包围沟道结构和准弹道输运特征的纳米线围栅MOSFET由于有很强的栅控能力和缩小尺寸的能力而成为集成电路技术发展预测路线图22nm及其以下技术节点的有力竞争者。

目前国内外有初步研究成功制备了纳米线围栅MOSFET的报道，表明围栅纳米线结构有近乎完美的抑制短沟道效应的能力、优异的驱动性能和关态特性。由于SOI衬底存在天然的BOX氧化层作为牺牲层，制备围栅结构更为容易，因此还是以SOI衬底为主。但是采用体硅衬底相对SOI衬底有非常明显的优势：

一)消除了SOI衬底存在自加热效应和浮体效应；

二)避免了复杂的源漏工程以降低源漏寄生电阻；

三)普通体硅衬底的价格较SOI圆片要便宜许多；

四)与传统体硅工艺完全兼容。

在体硅上制备围栅器件主要的困难在于形成牺牲层，迄今为止，为数不多的报道的采用体硅衬底的制备方法或需要复杂且昂贵的外延SiGe作为牺牲层的大马士革假栅工艺，或直接各向同性刻蚀Si而造成对衬底的污染，另外还无可避免地造成了大的寄生电容电阻，更重要的是，复杂的立体工艺大大加大了制备的难度，很难借用已有成熟的主流平面工艺。这些都存在明显的缺点和进一步缩小尺寸的局限性。

制备体硅围栅纳米线MOSFET，还有很多的问题要解决。在选择具体实施方案时首先要考虑很多因素，比如：

(1)与CMOS工艺的兼容性要好，应尽量避免造成工艺的不确定性和增加工艺难度，如果采用准平面工艺可借鉴已有的平面工艺技术，大大降低工艺的风险和不确定性；

(2)工艺的简化，可靠性和可重复性。工艺的简化对于提高成品率至关重要。要降低线边缘粗糙度、膜厚的非均匀性，尽可能地减小工艺浮动对器件性能的影响；

(3)进一步缩小尺寸的能力。

有必要寻找新的、易于集成到平面CMOS工艺中去的体硅纳米线围绕栅MOSFETs的制备方法。

发明内容

本发明目的在于提供一种易于集成的、与平面CMOS工艺兼容性好的体硅围栅金属半导体场效应晶体管(MOSFETs)的制备方法。

为了实现上述目的，本发明提供的基于准平面工艺制备体硅围栅纳米线金属半导体场效应晶体管的方法，其主要步骤是：

1)N阱和P阱形成；

2)场区光刻，场区注入，局部氧化隔离或浅槽隔离；

3)垫积缓冲SiO₂氧化层/SiN介质层；

4)正性电子束曝光并刻蚀介质层形成凹槽；

5)垫积缓冲SiO₂氧化层和SiN并刻蚀形成侧墙；

6)各向同性刻蚀Si；

7)第一步干氧氧化；

8)湿法腐蚀去除剩余的SiN；

9)第二步干氧氧化形成纳米线；

10)垫积并各向异性刻蚀硅酸四乙酯或低温垫积氧化物，然后平坦化表面；

11)湿法刻蚀各向同性释放纳米线；

12)淀积栅介质；

13)淀积栅电极材料；

14)各向异性刻蚀栅电极；

15)各向同性刻蚀栅电极；

16)源漏延伸区注入；

17)各向同性淀积SiN并各向异性刻蚀形成侧墙；

18)源漏深注入；

19)形成硅化物；

20)金属化；

所述的方法中，所述步骤3中淀积缓冲SiO₂氧化层厚度为5-50nm，垫积SiN厚度为20-800nm。

所述的方法中，所述步骤4中正性电子束曝光采用正性电子束光刻胶；相邻的介质凹槽的刻蚀采用氟基反应离子刻蚀；相邻的硅凹槽的刻蚀采用氯基反应离子刻蚀。

所述的方法中，所述步骤5中垫积的缓冲氧化层厚度为5-15nm和SiN厚度为20-80nm并刻蚀形成侧墙；

所述的方法中，所述步骤6中各向同性刻蚀Si深度为20-80nm。

所述的方法中，所述步骤7中干氧氧化的厚度为40-100nm，步骤9中干氧氧化的厚度为10-60nm。