[发明专利]形成有沟道应力层的半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种形成有沟道应力层的半导体结构及其形成方法。

背景技术

集成电路的性能和成本要求使得集成电路元件的规格大小急剧减小，并且在芯片上各个器件的接近度不断增加。由于集成电路元件规格的不断减小，已对集成电路晶体管的设计进行了很多的改进，以便将这些元件的性能保持在适当的水平上。例如，采用轻掺杂结构(LDD)、晕圈(halo)掺杂和分级的杂质分布以减小短沟道和击穿效应。在场效应晶体管中保持适当性能的一个重要因素是载流子迁移率，载流子迁移率会影响可在掺杂半导体沟道中流动的电流或电荷量。在90nm的CMOS技术之后，采用了应力技术以增强应力，从而增加载流子的迁移率以最终提高器件的驱动电流。根据应力的符号(例如拉升或压缩)和载流子类型(例如电子或空穴)，沟道区域的机械应力会显著地增大或降低载流子迁移率。如中国专利局申请号200410087007.8，公开日为2005-05-04，名称为“用于调节半导体器件的载流子迁移率的结构和方法”的专利申请，如图1所示，为该申请的半导体结构示意图。该申请在制造CMOS晶体管的过程中，通过将各种不同的应力膜涂覆倒CMOS晶体管上以提高或调节载流子的迁移率，从而改善集成电路的性能。

现有技术存在的缺点是上述申请虽然公开了一种通过应力膜涂覆改善载流子的迁移率的方案虽然能够改善载流子的迁移率，但是其结构复杂，不适合当前主流工艺。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是通过本发明能够调节载流子的迁移率，从而改善晶体管的驱动电流。

为达到上述目的，本发明一方面提出了一种形成有沟道应力层的半导体结构，包括：衬底；形成在所述衬底之上的栅介质层，形成在所述栅介质层之上的栅极，以及形成在所述衬底之中且位于所述栅极两侧的源极和漏极；形成在所述栅介质层和所述栅极两侧的一个或多个侧墙；和形成在所述栅极之下，且位于所述衬底之中的嵌入应力层。

在本发明的一个实施例中，如果所述半导体结构为PFET，则所述嵌入应力层包括Si:C。在本发明的另一个实施例中，如果所述半导体结构为NFET，则所述嵌入应力层包括SiGe。

在本发明的一个实施例中，所述栅介质层包括高k栅介质。

在本发明的一个实施例中，所述栅极为金属栅或多晶硅栅。

本发明另一方面还提出了一种形成半导体结构的方法，包括以下步骤：形成衬底；在所述衬底之上形成栅介质层和栅极；在所述栅介质层和所述栅极两侧形成一个或多个侧墙；在所述衬底之中形成源极和漏极；移除所述栅极并注入以形成在所述栅极之下的嵌入应力层；和再次形成所述栅极。

在本发明的一个实施例中，在移除所述栅极时还包括移除所述栅介质层。

在本发明的一个实施例中，所述注入以形成在所述栅极之下的嵌入应力层包括：如果所述半导体结构为PFET，则注入C以形成包括Si:C的嵌入应力层，在本发明的另一个实施例中，如果所述半导体结构为NFET，则注入Ge以形成包括SiGe的嵌入应力层。

在本发明的一个实施例中，所述栅介质层包括高k栅介质。

在本发明的一个实施例中，所述栅极为金属栅或多晶硅栅。

在上述实施例中，在形成在栅极之下的嵌入应力层之前，还可对源极和漏极进行高温退火。

在上述实施例中，在形成在栅极之下的嵌入应力层之后，还可对所述嵌入应力层进行ms级及更短时间的退火处理，例如激光退火。

在本发明实施例中通过在栅极之下的沟道内增加的嵌入应力层，可以有效地增加载流子的迁移率，从而改善晶体管的驱动电流。另外，在本发明形成该嵌入应力层的工艺流程中具有较低的热预算(thermal budget)，因此有助于在沟道区域保持较高的应力级别。另外，除了应力方面的优势外，沟道内的嵌入应力层还可以减少从重掺杂源极和漏极区域的B(硼)的扩散/侵入。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有申请的半导体结构示意图；

图2为本发明实施例的形成有沟道应力层的半导体结构结构图；

图3-10为本发明实施例形成上述半导体结构的方法中间步骤的剖面图。

具体实施方式