[发明专利]一种用于减小全数字锁相环锁定时间的模式切换控制器

说明书

技术领域

本发明涉及全数字锁相环技术领域，尤其是涉及一种用于减小全数字锁相环锁定时间的模式切换控制器。

背景技术

近年来，采用数字方法实现传统的PLL(锁相环：Phase-Locked Loop)开始成为人们研究的热点，先后有一些IC设计企业和研究机构提出了一类新颖的全数字锁相环(ADPLL：All-Digital Phase-Locked Loop)。这种ADPLL的所有模块都是由数字电路构成，其中核心模块是一个数控振荡器(DCO：Digital-Controlled Oscillator)。通过数字频率控制字(OTW：Oscillator TuningWord)，ADPLL能够直接控制DCO的输出频率。在ADPLL设计中，为了能在电容匹配精度受限的条件下取得较大的输出频率范围，DCO中的电容阵列通常分为3组，每组对应ADPLL的一种工作模式，分别定义为工艺/电压/温度校准模式(P mode：Process/Voltage/Temperature-calibration mode)，捕捉模式(A mode：Acquisition mode)，追踪模式(T mode：Tracking mode)。在ADPLL工作的时候，三个模式依次工作。与传统的PLL相比，ADPLL有如下的优点：1.电源电压不断降低，易于实现低功耗。2.内部噪声源少，便于降低相位噪声。3.对数字耦合噪声不敏感，更适合SOC环境。4.数字电路的EDA工具成熟，通过使用功能强大的数字电路自动化设计工具(如VHDL或Verilog硬件描述语言、自动综合工具、自动布局布线工具和版图优化工具等)，设计周期可以大大缩短，利于降低成本。5.ADPLL的测试更加简单，测试费用更低。6.ADPLL设计更加灵活，随着工艺的进步，向下一代工艺移植非常方便。

锁定时间(Locking Time)是PLL中的一个非常重要的设计指标。特别是对于跳频系统，锁定时间决定了PLL的输出频率在不同信道之间切换的速度。在ADPLL中，由于有三种工作模式，所以最终的锁定时间Tlock由下述公式决定：

Tlock=ΣX=P,A,TTX+Σ(X,Y)=(P,A),(A,T)TX→Y---(1)]]>

其中，T_X代表在X mode下的锁定时间，T_X→Y代表由X mode切换到Y mode所需的等待模式切换信号的时间。X及(X，Y)的取值如公式中所示。

目前ADPLL中减小锁定时间的方法之一是：动态调整ADPLL的带宽。在PLL中，带宽越大，锁定速度越快。然而，带宽越大，PLL的相位噪声性能也越差。所以这种技术实际上是在锁定时间和相位噪声之间做了一个折中；方法之二是：相位误差的前馈补偿技术。这种通过监测输入控制字的变化，计算得到对应的相位差的变化。利用一个前模块来补偿这个相位差的变化，以此来实现减小锁定时间的目的。这个技术的缺点是前馈模块的电路实现非常复杂，并且锁定时间减小的效果依赖于电路的参数。

发明内容