[发明专利]阵列基板及设置于其上的移位寄存器

权利要求书

1.一种设置于阵列基板上的移位寄存器，包括多个与所述阵列基板的栅线一一对应连接的移位寄存器单元，其特征在于，所述多个移位寄存器单元分为3组，分别为与第2n+1栅线对应的第2n+1移位寄存器单元的组合，与第2n+3栅线对应的第2n+3移位寄存器单元的组合，以及与第n+2栅线对应的第n+2移位寄存器单元的组合，其中n为0或偶数；

其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器单元的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出端与下一移位寄存器的开启电压时序信号输入端连接；

其中，每组移位寄存器单元分别由两个时钟信号控制，所述两个时钟信号交替地控制相邻的移位寄存器单元；

其中，第一移位寄存器单元和所述第三移位寄存器单元分别与第一开启电压时序信号输入端连接；第二移位寄存器单元与第二开启电压时序信号输入端连接。

2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器单元包括第一至第九薄膜晶体管、电容、开启电压时序信号输入端、时钟信号输入端、高电平输入端、低电平输入端、复位信号输入端及信号输出端构成，其中：

所述第一薄膜晶体管的栅极和源极分别与开启电压时序信号输入端连接，漏极与第一节点连接；

所述第二薄膜晶体管的栅极及源极分别与高电平输入端连接，漏极与第二节点连接；

所述第三薄膜晶体管的栅极与所述第一节点连接，源极与时钟信号输入端连接，漏极与第三节点连接；

所述第四薄膜晶体管的栅极与所述复位信号输入端连接，源极与所述第一节点连接，漏极与所述低电平输入端连接；

所述第五薄膜晶体管的栅极与所述第二节点连接，源极与第一节点连接，漏极与低电平输入端连接；

所述第六薄膜晶体管的栅极与第一节点连接，源极与所述第二节点连接，漏极与低电平输入端连接；

所述第七薄膜晶体管的栅极与第二节点连接，源极与第三节点连接，漏极与低电平输入端连接；

所述第八薄膜晶体管的栅极与复位信号输入端连接，源极与高电平输入端连接；漏极与第二节点连接；

所述第九薄膜晶体管的栅极与复位信号输入端连接，源极与第三节点连接，漏极与低电平输入端连接；

所述第三节点与之间第一节点设置有电容，所述第三节点与信号输出端连接。

3.一种阵列基板，包括多个与栅线一一对应连接的移位寄存器单元，其特征在于，所述多个移位寄存器单元分为3组，分别为与第2n+1栅线对应的第2n+1移位寄存器单元的组合，与第2n+3栅线对应的第2n+3移位寄存器单元的组合，以及与第n+2栅线对应的第n+2移位寄存器单元的组合，其中n为0或偶数；

其中，每组移位寄存器单元中的相邻的两个移位寄存器单元中，下一移位寄存器单元的信号输出端与上一移位寄存器的复位信号输入端连接，上一移位寄存器的信号输出端与下一移位寄存器的开启电压时序信号输入端连接；

其中，每组移位寄存器单元分别由两个时钟信号控制，所述两个时钟信号交替地控制相邻的移位寄存器单元；

其中，第一移位寄存器单元和所述第三移位寄存器单元分别与第一开启电压时序信号输入端连接；第二移位寄存器单元与第二开启电压时序信号输入端连接。

4.根据权利要求3所述的阵列基板，其特征在于，所述移位寄存器单元包括第一至第九薄膜晶体管、电容、开启电压时序信号输入端、时钟信号输入端、高电平输入端、低电平输入端、复位信号输入端及信号输出端构成，其中：

所述第一薄膜晶体管的栅极和源极分别与开启电压时序信号输入端连接，漏极与第一节点连接；

所述第二薄膜晶体管的栅极及源极分别与高电平输入端连接，漏极与第二节点连接；

所述第三薄膜晶体管的栅极与所述第一节点连接，源极与时钟信号输入端连接，漏极与第三节点连接；

所述第四薄膜晶体管的栅极与所述复位信号输入端连接，源极与所述第一节点连接，漏极与所述低电平输入端连接；

所述第五薄膜晶体管的栅极与所述第二节点连接，源极与第一节点连接，漏极与低电平输入端连接；

所述第六薄膜晶体管的栅极与第一节点连接，源极与所述第二节点连接，漏极与低电平输入端连接；

所述第七薄膜晶体管的栅极与第二节点连接，源极与第三节点连接，漏极与低电平输入端连接；

所述第八薄膜晶体管的栅极与复位信号输入端连接，源极与高电平输入端连接；漏极与第二节点连接；

所述第九薄膜晶体管的栅极与复位信号输入端连接，源极与第三节点连接，漏极与低电平输入端连接；

所述第三节点与之间第一节点设置有电容，所述第三节点与信号输出端连接。