[发明专利]具有改善的载流子迁移率的NMOS的制造方法

说明书

技术领域

本发明涉及通过应变工程来改善NMOS晶体管器件性能的制造方法，更具体地，本发明涉及通过引起沟道区的应力改变，来提高载流子的迁移率。

背景技术

随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。

然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件运转的恒定材料特性和物理效应。因此，已经对晶体管的设计进行了很多新的创新，以便把这些元件的性能保持到合适的水平。

场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。

已经知道，根据载流子的类型和应力方向，FET的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高NMOS的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高PMOS的性能。现有技术中已经提出了大量的结构和材料用于在半导体材料中包含拉力或者压力，例如在US2006/0160317中，就提出了一种在MOSFET器件上通过沉积应力层，并选择性地刻蚀全部或者部分栅极层，来提高沟道中的载流子迁移率的方案。

然而，现有技术通常通过设置单独的应力层或者应力界面来改变载流子的迁移率，这将不利于器件尺寸的持续缩小，并且导致复杂的制造工艺。而且随着目前半导体器件尺寸的减小，相应的沟道区域也随之减小。因此，当应力材料膨胀时，对于施加在沟道区域两侧的源极和/或漏极区域应力材料，其相应增加的应力非常有限，从而不能够很好地改善MOSFET晶体管，尤其是N-FET晶体管的性能，这样，其对应构成的COMS电路的性能也相应地较差。因此，需要提供一种新的半导体器件的制造方法，能够使得在不使用单独的应力层的情况下，提高NMOS器件的沟道区的载流子迁移率，降低器件的尺寸并简化制造工艺。

发明内容

鉴于上述问题，本发明提供一种具有改善的载流子迁移率的N型场效应晶体管器件的制造方法：在衬底上形成N型场效应晶体管器件，所述器件具有包括栅极介质层、金属栅层和伪栅极层的栅堆叠；覆盖所述器件的源极区、漏极区和栅堆叠形成接触刻蚀停止层；在所述接触刻蚀停止层中分别形成位于源极区和漏极区上方的第一对接触孔，所述接触孔临近所述栅堆叠设置；在所述第一对接触孔中形成具有拉应力性质的材料，从而对所述器件的沟道区域施加拉应力；移除所述伪栅极层，以提高沟道区域的拉应力。所述具有拉应力性质的材料优选为钨。

进一步地，可以在在移除所述伪栅极层的步骤之后，在所述金属栅层上形成应力层或者非应力层。在形成应力层的情况下，可以在所述金属栅层上沉积金属连接层，例如Al。在形成非应力层的情况下，可以在所述金属栅极层上沉积具有压应力性质的应力层，例如氮化物层，以进一步提高沟道区域的拉应力。

可以在器件上进一步形成保护层和层间介质层，并在所述保护层和层间介质层中形成与所述第一对接触孔联通的第二对接触孔，在所述第二对接触孔中沉积接触材料。这样就可以通过两个独立的工艺形成接触孔和金属接触，从而有利地降低了金属填充的难度。

附图说明

图1-7示出了根据本发明的实施例的N型场效应晶体管器件的不同阶段的示意性截面图；

图8示出了根据本发明的实施例的N型场效应晶体管的制造方法的流程图。

具体实施方式

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。