[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，更具体地，涉及在半导体衬底上形成的改进的FinFET。

背景技术

集成电路技术的一个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例缩小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。在MOSFET的尺寸按比例缩小时，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例减少，从而阈值电压随沟道长度减小而下降。

常规的平面MOSFET包括由栅电极、栅绝缘层和半导体层构成的三明治结构，在半导体层中包括位于栅电极下方的沟道区和位于沟道区两侧的源/漏区。在源/漏区上可以形成硅化物层，利用通孔将硅化物层与源/漏电极相连，从而减小了器件的寄生电阻和寄生电容。平面MOSFET受到短沟道效应的不利影响，导致器件的阈值电压随沟道长度的变化而波动。

为了抑制短沟道效果，在美国专利US6,413,802中公开了在SOI上形成的FinFET，包括在半导体材料的鳍片(fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的两个侧面包围沟道区(即双栅结构)，从而反型层形成在沟道各侧上。鳍片中的沟道区厚度很薄，使得整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。

然而，在常规的FinFET中，由于在源/漏区之间存在着与源/漏区平行延伸的栅极，并且源/漏区与栅极之间的距离很近，因此在源/漏区和栅极之间存在着电容耦合，导致了寄生电阻和寄生电容较大的问题。

源/漏区和栅极之间的电容耦合限制了器件设计的自由度。如果希望减小寄生电阻，则需要增加源/漏区的厚度。然而，源/漏区厚度的增加将导致源/漏区与栅极之间的耦合面积增加，从而导致寄生电容的增加，反之亦然。因此，本领域的技术人员还不能利用常规的FinFET结构实现寄生电阻和寄生电容的同时减小。

结果，在常规的FinFET中，由于时间常数RC的值较大而导致延迟增加，进而降低了器件的开关速度。

此外，在SOI上形成的FinFET还存在着以下缺点：其制造成本比在体半导体衬底上形成的FinFET要贵得多。

发明内容

本发明的目的是提供一种在体半导体衬底上形成的、能够抑制短沟道效应、并且减小寄生电阻和寄生电容的半导体器件。

本发明的另一目的是进一步提供利用应力提高器件性能的半导体器件。

根据本发明的一方面，提供一种半导体器件，包括在半导体衬底上方的半导体材料层中形成的半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；紧邻鳍片的两端设置半导体衬底中的源区和漏区，所述鳍片桥接所述源区和漏区；设置在鳍片的中间部分的沟道区；以及设置在鳍片的一个侧面上的栅极电介质和栅极的叠层，所述栅极与所述沟道区之间由所述栅极电介质隔离，其中，所述栅极电介质和栅极的叠层沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底之间由绝缘层隔离。

根据本发明的另一方面，提供一种制造半导体器件的方法，包括以下步骤：a)通过自对准方法在半导体衬底上方的半导体材料层中形成半导体材料的鳍片，所述鳍片包括垂直于半导体衬底表面的两个相对侧面；b)在鳍片的一个侧面上形成栅极电介质和栅极的叠层，所述栅极沿着平行于所述半导体衬底表面的方向背离所述鳍片的所述一个侧面延伸，并且与半导体衬底之间由绝缘层隔离；c)紧邻鳍片的两端，在半导体衬底中注入掺杂剂以形成源区和漏区，所述鳍片桥接所述源区和漏区；以及d)在鳍片的中间部分形成沟道区。

应当注意，本发明的半导体器件包含半导体材料的鳍片，但其结构不同于常规的FinFET，因为其栅极仅设置在鳍片的一个侧面上并背离鳍片延伸，而常规的FinFET设置成双栅结构并包围鳍片的中间部分的沟道区。而且，源/漏区设置成紧邻鳍片的两端，朝着与栅极的延伸方向相反的方向延伸。

在本发明的半导体器件中没有包括在源/漏区之间与源/漏区平行延伸的栅极，因此不存在源/漏区与栅极之间的电容耦合，从而减小了寄生电容。同时，本发明的半导体器件允许通过使用较厚的源/漏区而减小寄生电阻。

并且，该半导体器件不需要使用SOI晶片，而是使用常规的半导体衬底，并利用其上方的半导体材料层形成鳍片，沟道区位于鳍片中，而源/漏区位于半导体衬底中。通过使用常规的半导体衬底代替SOI晶片，本发明降低了半导体器件的制造成本。