[发明专利]延迟锁定回路及相关方法

说明书

技术领域

本发明是关于一种延迟锁定回路，尤指一种应用于一储存电路的延迟锁定回路。

背景技术

目前先前技术使用同步通讯来实现动态随机存取存储器的高数据传输速率，然而，当动态随机存取存储器的技术发展至更先进、更高速的世代时，例如第3代双倍数据率同步动态随机存取存储器(Double Data Rate Three Synchronous Dynamic Random Access Memory，DDR3SDRAM)，原先使用锁相回路及模拟延迟信号线来实现同步通讯的电路，将因为工艺极限而无法达到高传输数据率动态随机存取存储器的需求。此外，锁相回路与模拟延迟信号线之间的信号传输是以模拟信号的形式进行，而模拟信号的电压容易受到噪声的影响，致使存储器的数据存取时点或信号电平发生误差，此一问题对于高传输数据率动态随机存取存储器来说尤为严重。

发明内容

因此，本发明的目的之一在于提供一种数字式的延迟锁定回路，该数字式的延迟锁定回路用以控制数字式的延迟线，可解决前述所提及的问题。

根据本发明一方面提供一种延迟锁定回路。延迟锁定回路包含有一脉波产生器、一延迟单元、一相位检测器及一控制单元。脉波产生器用以依据一输入时脉信号，产生一预定脉波信号及一判断信号；延迟单元耦接至脉波产生器，用以接收该预定脉波信号，并依据一数字控制信号延迟该预定脉波信号，从而产生一延迟后脉波信号；相位检测器耦接至延迟单元与脉波产生器，并用以依据该判断信号检测该延迟后脉波信号的时间延迟，从而产生一检测结果信号；控制单元耦接至相位检测器与延迟单元，并用以依据该检测结果信号产生该数字控制信号，以控制延迟单元对该预定脉波信号所造成的延迟量。

根据本发明另一方面提供一种使用于一延迟锁定回路的方法。该方法包含：依据一输入时脉信号以产生一预定脉波信号及一判断信号；依据一数字控制信号延迟该预定脉波信号，从而产生一延迟后脉波信号；依据该判断信号检测该延迟后脉波信号的一时间延迟，从而产生一检测结果信号；以及依据该检测结果信号产生该数字控制信号，以控制依据该数字控制信号延迟该预定脉波信号的步骤对该预定脉波信号所造成的延迟量。

此外，上述的数字控制信号可用于控制另一延迟单元对其所接收的输入信号(例如另一预定脉波信号)所造成的延迟量，因此不需使用另一套控制机制，而可降低整体电路成本。

附图说明

图1为本发明第一实施例的延迟锁定回路的示意图。

图2为图1的延迟锁定回路所包含的信号关系示意图。

图3为图1所示的延迟单元的一实施例的电路示意图。

图4为本发明图1所示的延迟锁定回路应用于一高传输数据率动态随机存取存储器中的示意图。

图5为本发明第二实施例的延迟锁定回路的示意图。

图6为图1所示的延迟锁定回路的操作流程图。

具体实施方式

请搭配参照图1及图2，图1是本发明第一实施例的延迟锁定回路100的示意图，图2是图1的延迟锁定回路100所包含的信号关系示意图。如图1所示，延迟锁定回路100包含有一脉波产生器105、一延迟单元110、一相位检测器115及一控制单元120。延迟单元110是以一数字控制延迟线(Digital Controlled Delay Line，DCDL)予以实现，而相位检测器115是以一D型触发器(Flip Flop)予以实现，该D型触发器的一时脉输入端用以接收脉波产生器105所产生的一判断信号S_J，该D型触发器的一数据输入端用以接收延迟单元110所输出的一延迟后脉波信号S_P2，以及该D型触发器的一数据输出端用以依据判断信号S_J与延迟后脉波信号S_P2，产生一检测结果信号S_D至控制单元120。需注意的是，前述以D型触发器实现相位检测器115的操作与功能并非本发明的限制，在其它实施例中亦可使用不同元件来实现相位检测器115的操作与功能。