[发明专利]金属膜堆叠的制造方法及包含该金属膜堆叠的集成电路

说明书

技术领域

本发明涉及一种半导体，特别是涉及一种在金属膜堆叠中用以改善关键尺寸的半导体制造方法。

背景技术

金属膜堆叠被使用于集成电路中，以将位于内连线结构下方的较低组件(lower element)连接至位在金属膜堆叠上方的较高组件(upperelement)。例如，图2B所绘示为两个现有技术的金属膜堆叠，其以左金属膜堆叠126及右金属膜堆叠127的形式分别连接至内连线结构5中的左导电插塞15及右导电插塞16。较低组件(未绘示)可位于内连线结构5下方，而较高组件(同样未绘示)可位于金属膜堆叠126、127的上方。在制造过程中，光微影显影误差(registration error)在光微影制造工艺中显影对准误差超过制造工艺可接受的偏移量(shift)时，会导致金属膜堆叠与如内连线结构中的导电组件(如，介层窗插塞)的对不准(misalignment)，因此对集成电路造成不良地影响，甚至破坏集成电路的部分功能。如现有技术中金属膜堆叠126、127的典型构造，如图2B、图3B、图4及图5，具有约0.05欧姆/平方(Ω/sq)至约0.5Ω/sq的电阻率。

由此可见，上述现有的金属膜堆叠的制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的金属膜堆叠的制造方法及包含该金属膜堆叠的集成电路，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的金属膜堆叠的制造方法存在的缺陷，而提供一种新的金属膜堆叠的制造方法，所要解决的技术问题是使其降低或消除光微影对不准的不良效应，藉由底部氮化钛阻障物的移除，而增加底部关键尺寸，非常适于实用。

本发明的目的还在于，提出一种新的包含该金属膜堆叠的集成电路，所要解决的技术问题是使其包含降低或消除光微影对不准的不良效应，藉由底部氮化钛阻障物的移除，而增加底部关键尺寸的金属膜堆叠，从而更加适于实用。

本发明藉由集成电路中的金属膜堆叠的制造方法满足这些需求。在此所揭露的所述方法的执行包括在内连线结构上沉积金属层，此内连线结构包括藉由层间介电质(interlayer dielectric)所分隔的多个导电插塞(isolated conducting plug)。此执行更包括在金属层上沉积抗反射涂布层。图案化光阻层可形成于抗反射涂布层上，且金属蚀刻步骤可被进行，以移除部分抗反射涂布层及部分金属层，从而暴露出一部分的层间介电质。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在集成电路中的金属膜堆叠的制造方法，其包括：在一内连线结构上直接沉积一金属层，该内连线结构包括设置于一层间介电质中的多个导电插塞；以及在该金属层上直接沉积一抗反射涂布层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的在集成电路中的金属膜堆叠的制造方法，其中该金属层为铝与铜的合金。

前述的在集成电路中的金属膜堆叠的制造方法，其中该抗反射涂布层包括氮化钛。

前述的在集成电路中的金属膜堆叠的制造方法，其还包括：在该抗反射涂布层上形成一图案化光阻层；以及进行一金属蚀刻步骤，以移除部分该抗反射涂布层及部分该金属层。

前述的在集成电路中的金属膜堆叠的制造方法，其中所进行的该金属蚀刻步骤暴露出该层间介电质的至少一部分。

前述的在集成电路中的金属膜堆叠的制造方法，其中所进行的该金属蚀刻步骤使该金属膜堆叠的至少一部分与至少一导电插塞互相接触。

前述的在集成电路中的金属膜堆叠的制造方法，其包括：在抗反射涂布层上沉积一硬掩模层；在该硬掩模层上形成一图案化光阻层；以及进行一金属蚀刻步骤，以暴露出该层间介电质的至少一部分。

本发明的目的及解决其技术问题还采用以下技术方案来实现的。依据本发明提出的一种集成电路，具有多个金属膜堆叠，各该金属膜堆叠包括：一金属层，覆盖一层间介电质及多个导电插塞的至少一个，而该些导电插塞设置于该层间介电质中；以及一抗反射层，覆盖该金属层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的集成电路，其还包括一硬掩模，覆盖该金属层。

前述的集成电路，其中该些金属膜堆叠的电阻率小于0.5欧姆/平方。