[发明专利]升压电路

说明书

技术领域

本发明涉及升压电路。

背景技术

对于传统升压电路进行说明。图2是表示传统升压电路的电路图。

若信号EW成为高电平信号，则NMOS晶体管55导通。这样比较电路52就会基于分压电压VFB和基准电压VREF进行使电源电压VCC升压的动作，其中分压电压VFB是基于升压电压VPP以及接地电压VSS而产生的。若分压电压VFB低于基准电压VREF，则比较电路52输出高电平信号，脉冲信号CLK经由“与”电路53输入至升压部54。这样升压部54就将电源电压VCC升压。若分压电压VFB高于基准电压VREF，则比较电路52输出低电平信号，“与”电路53使低电平信号输入至升压部54。这样升压部54就不会将电源电压VCC升压。

若信号EW成为低电平，则NMOS晶体管55的栅极和源极和背面栅极(back gate)成为接地电压VSS，因此NMOS晶体管55截止。因而，在升压电压输出端子和分压电路51和NMOS晶体管55和接地端子的路径上不会有电流流过。这时，比较电路52的反相输入端子通过分压电路51而上拉(pull up)。此外，“与”电路53使低电平信号输入至升压部54(例如，参照专利文献1)。

专利文献1：日本特开2008-011635号公报(图6～图7)

但是，刚开始升压动作后，比较电路52的反相输入端子因分压电路51而上拉，因此分压电压VFB成为比基准电压VREF高，比较电路52输出低电平信号，“与”电路53会使低电平信号输入至升压部54。即，刚开始升压动作后，虽然升压部54应该把电源电压VCC升压，但会成为不升压。因而，升压上升沿时间会不必要地变长。

发明内容

本发明鉴于上述课题而成，提供能够缩短升压上升沿时间的升压电路。

本发明为了解决上述课题，提供一种升压电路，其中包括：分压电路，输出将升压电压进行分压后的分压电压；比较电路，比较输入的分压电压与基准电压；升压部，根据比较电路的输出信号将电源电压升压并输出至升压电压输出端子；以及开关，在升压电压输出端子与分压电路之间设置，当升压电压高于规定电压时导通。

(发明效果)

在本发明的升压电路中，刚开始升压动作后PMOS晶体管11处于截止，因此比较电路13的反相输入端子通过分压电路12而下拉。因而，比较电路13输出升压动作信号，升压电路就马上开始升压，因此升压上升沿时间变短。

附图说明

图1是表示本发明的升压电路的电路图。

图2是表示传统升压电路的电路图。

(符号说明)

12 分压电路

13 比较电路

14 振荡电路

15 升压部

16 放电电路

具体实施方式

以下，参照附图，就本发明的实施方式进行说明。

首先，对升压电路的结构进行说明。图1是表示本发明的升压电路的电路图。

本发明的升压电路具备PMOS晶体管11、分压电路12、比较电路13、升压部15。升压部15具有振荡电路14及放电电路16。

PMOS晶体管11的栅极与电源端子连接，源极以及背面栅极与升压电压输出瑞子连接，漏极与分压电路12的输入端子连接。分压电路12在PMOS晶体管11的漏极与接地端子之间设置。比较电路13在电源端子与接地端子之间设置，其非反相输入端子与基准电压端子连接，反相输入端子与分压电路12的输出端子连接，输出端子与升压部15的输入端子连接，控制端子与使能端子连接。升压部15在电源端子与接地端子之间设置，其输出端子与升压电压输出端子连接，控制端子与使能端子连接。振荡电路14在电源端子与接地端子之间设置，其输入端子与比较电路13的输出端子连接，控制端子与使能端子连接。放电电路16在电源端子与接地端子之间设置，其输出端子与升压电压输出端子连接，控制端子与使能端子连接。