[发明专利]高速浮点规格化运算器

说明书

技术领域

本发明涉及一种浮点运算器，特别涉及高速浮点规格化运算器。

背景技术

浮点运算是处理器的一项重要功能，一个处理器的浮点运算能力常常是衡量一个处理器性能的重要指标。浮点运算普遍遵循IEEE754标准，该标准中浮点格式是一种规格化的表示方式，即浮点尾数的最高位为1。对浮点数进行规格化操作是浮点运算必有的操作，常常用于浮点操作前，称为预规格化，或者浮点运算结束之后，称为后规格化或者规格化。浮点数的规格化运算器常常处于各个浮点算术运算的关键路径上，对浮点运算性能有着重要的作用。

参照图6。文献1“An algorithmic and novel design of a leading zero detector circuit：comparison with logic synthesis，Vojin G.Oklobdzija，IEEE Transaction on Very Large ScaleIntegration(VLSI)Systems，Vol.2，No.1，1993，pp.124-128”公开了一种基于前导零检测的规格化运算器，包括前导零检测部件和移位器。前导零检测部件计算未规格化数的前导零个数，移位器根据前导零的个数，对未规格化数进行相应数目的左移，以实现规格化操作。这种基于前导零检测的规格化运算器需要在前导零检测完成后才能启动移位操作，所以文献1所述的规格化运算器总的时延为前导零计算时间加移位时间。

参照图7。文献2“Leading Zero Anticipation and Detection-A Comparison of Methods”，Martin S.Schmookler and Kevin J.Nowka，Proc.of the 15th IEEE Symposium on ComputerArihmetic，2001，pp.7-12”公开了一种基于前导零预测的规格化运算器，包括前导零序列生成器，前导零检测部件和移位器。前导零序列生成器对未规格化数的冗余表达形式，如以未规格化数的进位值和保留值保存的形式，生成和未规格化数有相同前导零个数的序列，然后前导零检测部件对这个序列进行前导零个数的计算，最后使用移位器完成规格化操作。这种基于前导零预测的规格化运算器可以和浮点算术运算部件同时运行，浮点算术运算部件对未规格化数的进位值和保留值相加得到未规格化数的同时，得到前导零的个数，使前导零检测的时间和算术运算器的执行时间交叠，从而减少了关键路径上的时延。但是，在这种结构中，前导零检测和移位器的执行依然是串行执行顺序。

发明内容

为了克服现有技术在规格化操作中对前导零检测和移位操作串行执行，导致规格化运算速度低的不足，本发明提供一种高速浮点规格化运算器，通过将前导零检测和移位器最大化地并行执行，可以提高规格化运算速度。

本发明解决其技术问题所采用的技术方案：一种高速浮点规格化运算器，包括前导零检测部件和移位器，其特点是所述前导零检测部件包括初等或阵列、分区前导零检测部件、低位前导零信号生成器和高位前导零信号生成器；分区前导零检测部件对未规格化数的不同区域进行前导零检测；初等或阵列对未规格化数的不同区域进行逻辑或操作，产生第一阶段移位信号；所述移位器包括第一移位器和第二移位器，第一移位器根据第一阶段移位信号，对未规格化数进行移位；低位前导零信号生成器根据分区前导零检测部件的结果和初等或阵列的结果生成第二阶段移位信号；在第一移位器执行完后，将第一移位器的结果和第二阶段移位信号输入第二移位器，执行移位操作；第二移位器的结果就是规格化结果；同时，高位前导零信号生成器根据初等或阵列的结果生成前导零结果的高位，然后和低位前导零信号生成器的结果拼接成前导零检测结果。

本发明的有益效果是：由于在前导零检测部件中增加了初等或阵列，快速生成了部分移位信号，从而尽快地启动了移位器的执行。在移位器执行的同时，使用分区前导零检测部件和低位前导零信号生成器生成其他的移位信号，在第一阶段的移位结束后，使移位器能够继续执行移位操作。从而最大化了前导零检测和移位操作的并行执行，提高了浮点规格化操作的速度。

下面结合附图和实施例对本发明作详细说明。

附图说明

图1是本发明高速浮点规格化运算器结构框图。

图2是本发明实施例的高速浮点规格化运算器内部结构详图。

图3是图2中初等或阵列结构详图。

图4是图2中低位前导零信号生成器结构详图。

图5是图2中高位前导零信号生成器结构详图。