[发明专利]包括具有位线肩部侵蚀保护的隐埋栅电极的半导体器件及形成这样的半导体器件的方法

说明书

技术领域

实施例涉及埋沟阵列晶体管(BCAT)器件和形成BCAT 器件的方法。更加具体地，实施例涉及下述BCAT存储器器件，其相 对于传统器件，保护单元位线不受肩部侵蚀，已经改进了短裕量 (margin)，并且/或者已经减少负载电容(loading capacitance)。

背景技术

随着半导体器件变得越来越集成，器件特性可能会受到损 害。例如，例如晶体管的器件的阈值电压可能被降低。随着晶体管的 沟道长度被缩短刷新特性可能也被降低。可以采用埋沟以帮助减轻例 如此种问题。更加具体地，在例如包括BCAT的动态随机存取存储器 (DRAM)的存储器器件中，位线的负载电容可能相对较高，存储节 点的短裕量可能相对较小等等。因此，期待具有改进的特性的器件。

发明内容

因此实施例涉及半导体器件和制造半导体器件的方法，其 基本上克服由于现有技术的缺点和限制导致的问题中的一个或者多 个。

因此，本实施例的特征是提供包括BCAT和位线肩部侵蚀 保护的半导体器件，例如，DRAM器件。

因此，本实施例的特征是提供一种半导体器件，例如， DRAM器件，其包括BCAT并且具有导电图案，例如，位线，所述导 电图案被直接地布置在半导体衬底上并且/或者被直接地连接至半导体 衬底的有源区域，例如，BCAT的源极/漏极。

因此，本实施例的另外的特征是提供一种半导体器件，例 如，DRAM器件，其包括BCAT并且相对于传统的器件具有较低的位 线负载电容。

因此，本实施例的特征是提供一种半导体器件，其包括 BCAT并且相对于传统的器件具有较短的高度。

因此，本实施例的特征是提供形成半导体器件的方法，在 所述半导体器件中改进了例如位线、隐埋的接触、存储节点之间的节 点短裕量。

通过提供下述半导体器件可以实现上面和其它的特征和优 点中的至少一个，该半导体器件包括半导体衬底，该半导体衬底包括 限定半导体衬底的有源区域的隔离体；多个隐埋栅电极，该多个隐埋 栅电极在半导体器件的有源区域的上表面的下方延伸；多条位线，该 多条位线沿着第一方向在半导体衬底上延伸；多个绝缘图案，该多个 绝缘图案沿着与第一方向相交的第二方向在半导体衬底上延伸；以及 多个覆盖图案，该多个覆盖图案在位线上方延伸，其中绝缘图案和覆 盖图案都包括绝缘材料并且绝缘图案和覆盖图案中的相应的图案的至 少一部分相互直接接触。

多条位线中的每一个可以包括从各位线突出并且直接接触 并且重叠半导体衬底的有源区域的相应的区域的导电图案。

半导体衬底的各有源区域中，导电图案中的每一个可以被 布置在隐埋栅电极中的两个相邻的栅电极之间并且重叠相邻的隐埋栅 电极的公共的源极/漏极区域。

位线可以被直接地布置在半导体衬底上。

覆盖图案可以在导电图案的上方延伸。

绝缘图案和覆盖图案可以沿着平行于半导体衬底的上表面 的平面形成闭合绝缘路径。

半导体器件可以包括多个被布置在半导体器件上的导电焊 盘。

导电焊盘可以被布置在覆盖图案和绝缘图案的相邻部分之 间。

沿着在第一和第二方向延伸的平面，导电焊盘可以被覆盖图 案和绝缘图案的各部分包围。

导电焊盘可以被直接地布置在半导体衬底的各源极/漏极 区域上。

半导体器件可以包括导电焊盘中的每一个与绝缘图案和覆 盖图案的相邻的各部分之间的间隔物。

导电焊盘的侧壁可以由各间隔物包围。

绝缘图案可以与隔离体的各部分重叠。

第一方向可以基本上和/或完全地垂直于第二方向。

覆盖图案和绝缘图案可以包括相同的一种或者更多绝缘材 料。

覆盖图案和绝缘图案可以包括氮化硅。

绝缘图案和覆盖图案的上表面可以沿着同一平面延伸。