[发明专利]测试模式信号发生装置

说明书

相关申请的交叉引用

根据35U.S.C 119(a)，本申请要求2009年7月30日向韩国知识产权局提交的韩国申请No.10-2009-0070091的优先权，在此通过引用将其全部内容结合进来。

技术领域

本发明的实施例涉及测试模式信号发生装置，以及更具体地说，涉及能通过使用地址信号生成测试模式信号，使得半导体器件能执行测试操作的测试模式信号发生装置。

背景技术

通常，为保证半导体器件的可靠性，在制作过程期间或在运送产品之前，执行各种测试。由于要对半导体器件实施各种性能测试，该测试涉及设定多种测试模式，在该测试模式中执行各种性能测试并且基于预定的测试模式在半导体器件上执行各种测试。通常，半导体器件逻辑地组合地址信号来生成能指示半导体器件进入特定测试模式的测试模式信号。

图1是示意性地表示传统的测试模式信号发生装置的结构的方框图。图1的测试模式信号发生装置包括控制单元10、地址解码器20和测试模式信号发生单元30。控制单元10接收地址信号MREG<0:6>、正常MRS信号NMRSP、测试MRS信号TMRSP和加电信号PWRUP。当测试MRS信号TMRSP被使能时，控制单元10响应地址信号MREG<0:6>生成传送地址信号TMREG<0:6>。控制单元通过使用正常MRS信号NMRSP和加电信号PWRUP，生成复位信号TRSTPB。地址解码器20解码从控制单元10输入的传送地址信号TMREG<0:6>，然后生成测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>。测试模式信号发生单元30接收测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>，以生成测试模式信号TM。测试模式信号发生单元30包括多个信号发生单元31，32，33和34，并生成多个测试模式信号TM。测试模式信号“TM”在测试地址信号TRG01<0:3>、TRG234<0:7>和TRG56<0:3>的逻辑组合数目方面彼此不同。

图2是表示构成图1的测试模式信号发生单元30的多个信号发生单元31至34中的一个的结构图。如图2所示，信号发生单元31包括第一至第三NMOS晶体管Na至Nc、第一PMOS晶体管Pa，以及第一至第三反相器IVa至IVc。第一至第三NMOS晶体管Na至Nc分别通过它们的栅极端，接收指定给它们的测试地址信号TRG01<0>、TRG234<m>和TRG56<n>，其中，m是大于或等于0并且小于或等于7的整数，并且n是大于或等于0并小于或等于3的整数。第一PMOS晶体管Pa通过其栅极端，接收复位信号TRSTPB。指定的测试地址信号TRG01<0>、TRG234<m>和TRG56<n>分别确定是否接通或断开第一至第三NMOS晶体管Na至Nc，以及当第一至第三NMOS晶体管Na至Nc均接通时，第一至第三NMOS晶体管Na至Nc将地电压VSS施加到节点C。当复位信号TRSTPB在逻辑低电平被使能时，第一PMOS晶体管Pa接通，以将外部电压VDD施加到节点C。第一和第二反相器IVa和IVb锁存节点C的电压电平，并且第三反相器IVc将节点C的电压电平的反相信号输出作为测试模式信号TM。当指定的测试地址信号TRG01<0>、TRG234<m>和TRG56<n>被使能时，信号发生单元31将节点C变成地电压(VSS)电平以使能测试模式信号TM。当表示测试操作结束的复位信号TRSTPB被使能时，信号发生单元31将节点C变成外部电压(VDD)电平以禁用测试模式信号TM。

测试模式信号发生单元30的所有信号发生单元具有与图2的信号发生单元31基本上相同的结构。换句话说，所有剩下的信号发生单元32，33和34具有与图2的信号发生单元31基本相同的结构。

通常，地址信号通过焊点输入到半导体器件，并且用来生成测试模式信号的输入地址信号的数量有限。例如，如果使用7个输入地址信号来生成测试模式信号，则能生成能够指示半导体器件进入128个不同的测试模式的测试模式信号。在这种情况下，信号发生单元的数量将为128。

通常，半导体器件通过各种测试模式来执行各种测试，以提高产品的可靠性。然而，由于用来执行测试的地址信号的数量有限，难以生成更多的测试模式信号。

发明内容