[发明专利]半导体装置及半导体装置的制造方法

说明书

技术领域

本发明涉及使用了SiC的半导体装置及其制造方法。

背景技术

近年来，作为实现高耐压、低通态电阻的下一代的功率设备材料，谈论使用SiC(Silicon Carbide：碳化硅)。

此外，作为用于功率设备的微细化及降低通态电阻的构造，已知有沟槽栅极构造。例如，在功率MOSFET中，采用沟槽栅极构造成为主流。

图11是使用SiC的现有的具有沟槽栅极型VDMOSFET的半导体装置的示意剖视图。

半导体装置201具有沟槽栅极型VDMOSFET的晶胞配置成矩阵状的构造。

半导体装置201具备形成半导体装置201的基体的N⁺型的SiC基板202。在SiC基板202的Si面(硅面)之上层叠有由掺杂有比SiC基板202低浓度的N型杂质的SiC(Silicon Carbide：碳化硅)构成的、N^-型的外延层203。外延层203的基层部成为原样维持外延成长后的状态的、N^-型的漏极区域204。此外，在外延层203的漏极区域204之上，与漏极区域204相接地形成有P型的基体区域205。

在外延层203上，从其表面217(Si面)向下挖掘形成有栅极沟槽206。栅极沟槽206在层厚方向上贯通基体区域205，其最深部(底面216)到达漏极区域204。

在栅极沟槽206内，通过使栅极沟槽206的侧面214及底面216热氧化，由SiO₂构成的栅极绝缘膜207形成在栅极沟槽206的内面整个区域。

而且，通过将栅极绝缘膜207的内侧由高浓度地掺杂有N型杂质的多晶硅完全填埋，在栅极沟槽206内埋设栅电极208。

在外延层203的表层部，在相对于栅极沟槽206与栅极宽度正交的方向(图11的左右方向)的两侧，形成有N⁺型的源极区域209。源极区域209沿栅极沟槽206在沿栅极宽度的方向上延伸，其底部从外延层203的表面217侧与基体区域205相接。

此外，在外延层203形成有从其表面217贯通与栅极宽度正交的方向上的源极区域209的中央部、且与基体区域205连接的P⁺型的基体接触区域210。

在外延层203之上层叠有由SiO₂构成的层间绝缘膜211。在层间绝缘膜211之上形成有源极配线212。源极配线212具有：经由形成于层间绝缘膜211及栅极绝缘膜207的接触孔213而与源极区域209及基体接触区域210接触的硅化镍层218和形成在硅化镍层218之上的铝层219。

SiC基板202的背面(碳面：C面)形成有漏极配线215。漏极配线215具有：与SiC基板202接触的硅化镍层220和形成在硅化镍层220之上的铝层221。

在源极配线212与漏极配线215之间(源极-漏极间)产生规定的电位差的状态下，通过对栅电极208施加规定的(栅极阈值电压以上的电压)，利用来自栅电极208的电场，在基体区域205的与栅极绝缘膜207的界面附近形成通道。由此，电流在源极配线212与漏极配线215之间流动，VDMOSFET成为导通状态。

由于外延层203的表面217为Si面，因此，从表面217挖下的栅极沟槽206的底面216为Si面。

因此，在由干氧化或湿氧化形成栅极绝缘膜207的情况下，底面216的氧化率相对于侧面214的氧化率的比(底面216的氧化率/侧面214的氧化率)为0.2或不到。因此，在栅极绝缘膜207中，底面216上的部分的厚度比侧面214上的部分的厚度小。

另一方面，在半导体装置201中，当关断VDMOSFET时，在栅电极208与漏极配线215之间(栅极-漏极间)产生高的电位差，电场集中于栅极沟槽206的底面216。如上所述，在底面216上的部分的厚度小的栅极绝缘膜207中，容易引起由电场集中导致的绝缘破坏。

针对此种不良情况，探讨了通过延长栅极绝缘膜207形成时的氧化时间，增大底面216上的部分的厚度的对策。但是侧面214的氧化与底面216的氧化平行进行，因此，由于上述氧化率的差，侧面214上的部分的厚度非常大。

发明内容

本发明的目的在于提供一种能够抑制栅极绝缘膜中的栅极沟槽侧面上的部分的厚度增大，且能够抑制栅极沟槽底面上的部分的绝缘破坏的半导体装置及其制造方法。

本发明的上述的或其他的目的、特征及效果参照附图由下面记载的实施方式的说明来明确。