[发明专利]在半导体器件中形成铜布线的方法

说明书

技术领域

本发明涉及一种在半导体器件中形成铜布线的方法，特别涉及这样的一种在半导体器件中形成铜布线的方法，其在形成铜布线的单镶嵌工艺中能防止铜布线之间的短路。

背景技术

随着半导体器件的尺寸日益减小，金属布线的横截面也日益减小，于是电流密度增加。这就导致了因电迁移(EM)而产生的金属布线的低可靠性的严重问题。因此，具有出色的可靠性和比铝更低的特定电阻率的铜可用作金属布线的材料。

但是，因为生产高挥发性(highly-volatile)的化合物存在困难，所以不能用干蚀刻工艺制造铜布线。因此，主要用镶嵌工艺制造铜布线。在下文中，将参考附图描述相关的单镶嵌工艺。

图1A至图1G是相关的单镶嵌工艺中各个步骤的剖视图。首先，如图1A所示，可在半导体衬底的上部上方沉积下绝缘膜10。可选择性地蚀刻下绝缘膜10以形成通孔11。

然后，如图1B所示，可在下绝缘膜10和通孔11(如图1A所示)的整个表面上方沉积钨20。然后，如图1C所示，可通过执行化学机械抛光(CMP)工艺去除过度沉积在下绝缘膜10上方的钨20以形成钨插塞21。

如图1D所示，可在下绝缘膜10的上部的整个表面上方沉积上绝缘膜30。然后，如图1E所示，可选择性地蚀刻上绝缘膜30以形成沟槽31。

如图1F所示，可在上绝缘膜30和沟槽31的整个表面上方沉积铜40。然后，如图1G所示，可通过执行CMP工艺来平坦化沟槽31的上表面而形成铜布线41。

在以上步骤中，如图1C所示，为了全部去除在下绝缘膜10的上部上方过度沉积的钨，执行了过度抛光，而所述过度抛光可蚀刻下绝缘膜10。这种情况下，与在具有较低图案密度的区域中对下绝缘膜10的蚀刻相比，在具有较高图案密度的区域A中可更多地蚀刻该下绝缘膜10(称为“图案密度效应”)。结果，如图1G所示，在与具有较高图案密度的区域A相邻的铜布线之间可产生短路B。

此外，当蚀刻下绝缘膜时，因为钨插塞的抛光率高于下绝缘膜，所以对钨插塞比对下绝缘膜抛光得更多。这导致了另一问题，即在铜布线形成期间，在钨插塞与铜布线之间会接触不良。这被称为“碟陷(dishing)”。

发明内容

本发明的实施例涉及一种在半导体器件中形成铜布线的方法，特别涉及这样一种在半导体器件中形成铜布线的方法，所述方法在形成铜布线的单镶嵌工艺中能防止铜布线之间的短路。

本发明的实施例涉及一种在半导体器件中形成铜布线的方法，所述方法可包括以下步骤：在半导体衬底上方沉积下绝缘膜；在所述下绝缘膜中形成通孔；在所述下绝缘膜的上部的整个表面上方沉积钨，使得所述通孔用所述钨来进行间隙填充(gap-filled)；通过执行钨化学机械抛光工艺来去除沉积在所述下绝缘膜的上部上方的过多的钨，形成钨插塞；通过执行钨回蚀工艺来去除保留在所述下绝缘膜的上部上方的钨；在所述下绝缘膜的上部上方沉积上绝缘膜；通过在所述上绝缘膜上形成沟槽来暴露所述钨插塞的上部；通过在所述上绝缘膜的整个表面上方沉积铜，使得所述沟槽用所述铜来进行间隙填充；以及平坦化位于所述沟槽的上部上方的铜。

所述下绝缘膜可作为抛光停止层。当检测到所述下绝缘膜时所述钨化学机械抛光工艺可立即停止。可用光学终点检测器来检测所述下绝缘膜。

可在氟族气体氛围中执行钨回蚀工艺。氟族气体可为ClF3或NF3。在钨回蚀工艺期间可执行3％到5％范围内的过蚀刻。

可通过执行活性离子蚀刻(reactive ion etch)工艺在上绝缘膜上方形成沟槽。可使用高密度等离子体化学气相沉积在下绝缘膜的上部的整个表面上方沉积钨。

本发明的实施例涉及一种器件，其被配置为：在半导体衬底上方沉积下绝缘膜；在所述下绝缘膜中形成通孔；在所述下绝缘膜的上部的整个表面上方沉积钨，使得所述通孔用所述钨来进行间隙填充；采用钨化学机械抛光工艺去除沉积在所述下绝缘膜的上部上方的过多的钨，形成钨插塞；在氟族气体氛围中使用钨回蚀工艺来去除保留在下绝缘膜的上部上方的钨；在所述下绝缘膜的上部上方沉积上绝缘膜；通过执行蚀刻工艺在所述上绝缘膜上形成沟槽，暴露所述钨插塞的上部；在所述上绝缘膜整个表面上方沉积铜，使得所述沟槽用所述铜来进行填充；以及平坦化位于所述沟槽的上部上方的铜。

根据本发明，在半导体器件中形成铜布线的方法能在形成铜布线的单镶嵌工艺中防止铜布线之间的短路。此外，该方法在钨插塞形成期间能最小化钨插塞的上部的损失。

附图说明

图1A至图1G是相关的单镶嵌工艺中各个步骤的剖视图。