[发明专利]存储器的存储单元阵列

说明书

技术领域

本发明是有关于一种存储器，且特别是有关于一种利用阵列单元(Array Cell)形成位线晶体管(Bin Line Transistor，BLT)的存储器的存储单元。

背景技术

请参照图1，图1绘示是为一种传统存储单元阵列的部份等效电路图。传统存储单元阵列10包括存储单元150、位线晶体管(Bin LineTransistor，BLT)131至138、位线晶体管控制线(BLT control line)141到148、字符线(Word line)161至162、主位线(Global Bit Line)112、主位线114、主位线116、主位线118、区域位线(Local Bit Line)121至128。位线晶体管131到138是用来控制选择哪一个区域位线来做动作，且位线晶体管131到138是分别由位线晶体管控制线141到148所控制。

然而，传统位线晶体管是为金属氧化半导体(Metal-OxideSemiconductor，MOS)晶体管，金属氧化半导体晶体管因接触孔及工艺上的限制而无法降低位线晶体管的电路布局(Layout)面积。

发明内容

本发明是有关于一种存储器的存储单元阵列，其是利用阵列单元(Array Cell)取代传统的金属氧化半导体(Metal-Oxide Semiconductor，MOS)晶体管以减少位线晶体管(Bin Line Transistor，BLT)的电路布局(Layout)面积。

根据本发明的一方面，提出一种存储器的存储单元阵列。一种存储器的存储单元阵列包括主存储单元阵列及选择阵列。主存储单元阵列包括区域位线、字符线及存储单元。选择阵列包括主位线、位线晶体管控制线、晶体管及定值存储单元。区域位线包含第一与第二区域位线。存储单元各对应于一区域位线及一字符线并与之相接而供储存资料用。晶体管耦接主位线、第一区域位线与位线晶体管控制线，且可受位线晶体管控制线的控制而选择性地导通主位线与第一区域位线。定值存储单元耦接主位线、第二区域位线与位线晶体管控制线，且被程序化至一定值而使得其阀值电压大于晶体管的阀值电压。

附图说明

为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

图1绘示是为一种存储单元阵列的部份等效电路图。

图2绘示是为依照本发明第一实施例的存储单元阵列的部份电路布局示意图。

图3绘示是为依照本发明第一实施例的存储单元阵列的部份等效电路图。

图4绘示是为依照本发明第二实施例的存储单元阵列的部份电路布局示意图。

图5绘示是为依照本发明第三实施例的存储单元阵列的部份电路布局示意图。

图6绘示是为依照本发明第三实施例的存储单元阵列的部份等效电路图。

图7绘示是为依照本发明第四实施例的存储单元阵列的电路布局示意图。

图8绘示是为依照本发明第五实施例的存储单元阵列的部份电路布局示意图。

图9绘示是为依照本发明第五实施例的存储单元阵列的等效电路图。

图10绘示是为依照本发明第六实施例的存储单元阵列的部份电路布局示意图。

图11绘示是为依照本发明第七实施例的存储单元阵列的部份电路布局示意图。

图12绘示是为依照本发明第八实施例的存储单元阵列的部份电路布局示意图。

图13绘示是为依照本发明第九实施例的存储单元阵列的部份电路布局示意图。

具体实施方式

为了减少位线晶体管的电路布局(Layout)面积，下述实施例揭露利用阵列单元(Array Cell)取代传统的金属氧化半导体(Metal-OxideSemiconductor，MOS)晶体管。其中，存储器至少包括主位线(Global BitLine)、区域位线(Local Bit Line)、字符线、位线晶体管控制线、存储单元阵列及位线选择电路。存储单元阵列包括多个由交错的区域位线与字符线所定义的存储单元(Memory Cell)。位线选择电路包括由交错的主位线、区域位线及位线晶体管控制线所定义的多个阵列单元(Array Cell)。部份阵列单元是被程序化且另一部份阵列单元的资料储存层(ChargeTrapping Layer)是被移除以形成位线晶体管(Bit Line Transistor，BLT)。由于位线晶体管是由阵列单元所实现而非传统的金属氧化半导体(Metal-Oxide Semiconductor，MOS)晶体管，因此能大幅地减少位线晶体管的电路布局(Layout)面积。

第一实施例