[发明专利]半导体纳米结构和制造方法及其应用

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种半导体纳米结构和制造方法及其应用。

背景技术

在过去四十多年中，硅基CMOS技术通过缩小特征尺寸来提高性能，然而当半导体技术发展到纳米尺度后，硅集成电路技术日益逼近其技术极限，采用新材料与新结构来提升CMOS的性能已经成为延续摩尔定律的一个重要方向。

在新材料方面，采用高迁移率沟道材料是提高晶体管饱和驱动电流、缩短栅延迟时间的有效方法，而且可以延长集成电路生产线的使用寿命。III-V族半导体材料的室温电子迁移率大约是硅的6-60倍，具有非常优异的电子输运性能；并且，拥有直接带隙的III-V族半导体非常适合制作光电器件。为了结合硅基集成电路的产业优势与III-V族半导体的优良特性，在硅衬底上集成生长III-V族半导体材料将是高性能III-V族半导体CMOS技术与硅基光电集成的理想选择。然而，硅衬底与III-V族半导体材料之间存在晶格常数失配、热膨胀系数失配与晶体结构失配，难以在硅衬底上生长高质量的III-V族半导体外延层。晶格常数失配在异质外延过程中将引入大量的位错与缺陷；热膨胀系数差异将导致热失配，在高温生长后的降温过程中产生热应力，从而使外延层的缺陷密度增加甚至产生裂纹；晶体结构失配往往导致反向畴问题。在硅衬底上异质外延生长III-V族半导体材料的工作主要围绕解决这三种失配问题而展开。目前比较常用的方法是利用外延技术生长某种柔性中间层，把晶格失配产生的缺陷局限在柔性层内，然后再外延渐变缓冲层，从而获得高质量的III-V族半导体外延层。这种方法需要大概几个微米较厚的柔性层与缓冲层来获得低缺陷密度的III-V族半导体薄层，从而导致外延成本高，而且与传统CMOS平面工艺不兼容。在图形化硅衬底表面异质外延生长III-V族半导体材料是近年发展起来的一种新技术，通过选择图形介质窗口的高宽比(h/w＞tan 54.7°)来限制位错扩展到III-V族半导体的上表面，然而如图1所示，图1为现有技术III-V族半导体材料104在带有图形化介质102的(100)硅衬底101上选区外延生长时位错扩展与终止的结构示意图，在选区外延生长时其表面并不总是平行于衬底的表面，晶体生长时因表面起伏而产生的[001]晶向附近的位错105并不能被有效消除。一旦这些位错扩展到器件的有源区，将会显著降低载流子的迁移率以及集成电路的成品率。

在新器件结构方面，采用非平面多栅极结构能有效抑制晶体管的短沟效应。随着晶体管的栅长缩小至20纳米时，传统平面MOS器件的沟道厚度要求降低至6纳米(栅长的三分之一)来改善器件的亚阈值特性与电流的开关比，然而，采用现有的集成电路制造工艺实现10纳米以下的超薄沟道已经非常困难。虽然采用新型的双栅极(FinFET)或者三栅极(Tri-Gate)的器件结构可以将沟道厚度增加至单栅极器件的2倍左右，但是这些器件的Fin型结构非常难以制造。例如，对于一个栅长为16纳米的双栅极MOS器件(FinFET)，Fin的宽度仅为10纳米，并且要求高宽比大于5的几何特征，这对现有的光刻技术与等离子体刻蚀技术来说极具挑战性。而且，如图2所示，图2为现有技术III-V族半导体FinFET器件制作在晶格失配缓冲层上的结构示意图，传统的III-V族半导体FinFET器件的沟道205都位于异质外延缓冲层206的上方，在后续的半导体工艺的高温处理过程中，位错容易扩展至沟道区，使晶体管性能退化。

发明内容

本发明针对现有技术III-V族半导体材料在图形化硅衬底上选区外延生长时产生的位错会扩展到器件的有源区，而显著降低载流子的迁移率以及集成电路的成品率，以及由其制造的器件在后续的半导体工艺的高温处理过程中，位错容易扩展至沟道区，使器件性能退化的不足，提供了一种半导体III-V族半导体纳米结构和制造方法及其应用。

本发明解决上述技术问题的技术方案如下：一种半导体纳米结构包括单晶硅衬底、介质薄膜、第一缓冲层、半导体籽晶材料层、第二缓冲层和半导体纳米功能区；所述介质薄膜形成于所述单晶硅衬底上；所述单晶硅衬底上具有图形化窗口，所述第一缓冲层形成于所述图形化窗口中的单晶硅衬底上，所述半导体籽晶材料层形成于所述第一缓冲层上；所述第二缓冲层和半导体纳米功能区形成于所述介质薄膜上。

进一步，所述半导体籽晶材料、第二缓冲层与半导体牺牲层为同一种材料，并包括以下任意一种材料：锗、磷化镓、砷化镓、磷化铟、砷化铟、锑化镓、锑化铟、氮化镓、氮化铝、氮化铟以及它们的多元合金。

进一步，所述介质薄膜层包括以下任意一种或几种材料：氧化硅、氮化硅、碳化硅、金属氧化物和金属氮化物。