[发明专利]非易失性存储器的编程

说明书

技术领域

本发明总体上涉及半导体存储器，并且在特定实施例中涉及编程非易失性存 储器。

背景技术

非易失性存储器阵列包括诸如浮栅晶体管的非易失性器件。通过在浮栅存储 电荷来编程浮栅晶体管。浮栅上的电荷在应用激活电压时转移沟道的导电性。 通过感测流过所述器件的电流来检测存储器晶体管的沟道导电性(因此，检测 存储器状态)。

存储器单元的编程通常一次一字地完成，但是常规地需要将所选单元的漏极 置于例如6或者7伏特，栅极在11或12伏特，以及源极接地。因为当在漏极 端和源极端之间放置显著的电位差时，栅极端上升到高于漏极端和源极端的水 平，所以该编程操作将抽取大量的源极到漏极电流。

一种提高编程过程速度的方法是并行地编程更多器件。然而，编程更多晶体 管抽取更大的电流。由于编程需要的高电压的原因，由电荷泵电路提供电流到 晶体管。进一步，非易失性存储器的许多部件(诸如栅极电介质)不容易缩放 并且限制了编程电压的任何降低。

电荷泵电路从较低电压源提供高电压输出。然而，从电荷泵可抽取的最大电 流是有限的。来自电荷泵的总电流输出的上升需要相应地增加管芯面积，这与 经济学驱动缩放适得其反。

因此，在本领域中所需要的是编程半导体存储器的改进的电路及方法。

发明内容

通过本发明的优选实施例，基本解决或避免了这些或者其它问题，并且通常 获得了技术优势。

本发明实施例包括编程非易失性存储器。根据本发明的优选实施例，编程存 储器阵列的方法包括接收一系列数据块，每个数据块具有许多将被编程的位； 确定在第一数据块中将被编程的位的数量；确定在第二数据块中将被编程的位 的数量；以及如果在第一数据块中和在第二数据块中将被编程的位的数量之和 不大于最大值，并行地将第一和第二数据块写入存储器阵列。

前述内容相当广泛地概述本发明实施例的特征，以便以下本发明的详细描述 可以更好地被理解。本发明实施例的另外的特征以及优点将在下文中描述，其 形成本发明权利要求的主题。应当被本领域技术人员意识到的是，所公开的概 念以及特定实施例可以容易地用作修改或设计其它结构或过程用以实施本发明 的相同目的的基础。还应当被本领域技术人员认识到的是，这些等价的构架没 有脱离如所附权利要求所阐明的本发明的精神和范围。

附图说明

为了更完整地理解本发明及其优点，现在参考结合附图进行的以下描述，其 中：

图1，其包括图1a和1b，示出根据本发明实施例的写算法，其中在两个相 邻数据块上对数据块求和；

图2，其包括图2a和图2b，示出根据本发明实施例的写算法，其中在任意 两个相邻数据块上对数据块求和以便最小化写操作的数量；

图3，其包括图3a和图3b，示出根据本发明实施例的写算法，其中在两个 或三个相邻数据块上对数据块求和以便最小化写操作的数量；

图4示出根据本发明实施例的写算法，其中在两个相邻数据块和反数 (inverse)数据块上对数据块求和；

图5，其包括图5a和5b，示出根据本发明实施例的写算法，其中在两个或 三个相邻数据块和反数数据块上对数据块求和；

图6示出根据本发明实施例的写算法，其中在任意两个或任意三个相邻数据 块和反数数据块上对数据块求和；

图7示出根据本发明实施例的写算法，其中在相邻数据块上对数据块求和， 其中在不降低写效率情况下减少总编程电流；

图8示出根据本发明实施例的写算法，其中在任意两个或任意三个数据块上 对数据块求和；以及

图9描述示出存储器电路框图的本发明的实施例。

除非特别指明，在不同图中的相应数字和符号通常指示相应部分。图画成清 楚地示出实施例的相关方面，并且不必按比例绘制。

具体实施方式

以下详细地讨论当前优选实施例的制造和使用。然而，应当意识到的是， 本发明提供能够在各种各样的特定上下文中实施的许多可应用发明概念。所讨 论的特定实施例仅仅是制造和使用本发明的特定方式的示例，并不是限制本发 明的范围。